2.5Gb/s PS/PI型半速率时钟数据恢复电路的研究与设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-13页 |
| 1.1 课题的背景及研究意义 | 第8-10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 集成电路工艺及设计流程 | 第11-12页 |
| 1.4 论文的内容安排 | 第12-13页 |
| 第二章 高速 I/O 传输系统概述 | 第13-20页 |
| 2.1 高速 I/O 传输系统基本概念 | 第13-15页 |
| 2.1.1 共享总线与点对点链路 | 第13页 |
| 2.1.2 并行与串行的概念 | 第13-14页 |
| 2.1.3 同步与时钟 | 第14-15页 |
| 2.2 高速 I/O 串行通信基本技术 | 第15-18页 |
| 2.2.1 锁相环技术 | 第15-16页 |
| 2.2.2 均衡技术 | 第16-17页 |
| 2.2.3 8B/10B 编解码技术 | 第17-18页 |
| 2.3 高速 I/O 串行通信中的信号完整性问题 | 第18-19页 |
| 2.3.1 高频衰减 | 第18页 |
| 2.3.2 串扰 | 第18-19页 |
| 2.3.3 反射 | 第19页 |
| 2.3.4 码间干扰 | 第19页 |
| 2.4 本章小结 | 第19-20页 |
| 第三章 CDR 电路的基本原理与结构 | 第20-30页 |
| 3.1 CDR 电路的基本原理 | 第20页 |
| 3.2 CDR 电路的基本结构 | 第20-28页 |
| 3.2.1 PLL 型 CDR 电路 | 第21-23页 |
| 3.2.2 DLL 型 CDR 电路 | 第23-24页 |
| 3.2.3 PS/PI 型 CDR 电路 | 第24-26页 |
| 3.2.4 过采样型 CDR 电路 | 第26-27页 |
| 3.2.5 门控振荡型 CDR 电路 | 第27页 |
| 3.2.6 各结构性能比较 | 第27-28页 |
| 3.3 时钟数据恢复电路性能的衡量 | 第28-29页 |
| 3.3.1 抖动和眼图 | 第28-29页 |
| 3.3.2 抖动的分类 | 第29页 |
| 3.4 本章小结 | 第29-30页 |
| 第四章 PS/PI 型半速率 CDR 电路的设计 | 第30-57页 |
| 4.1 总体结构与工作原理 | 第30-31页 |
| 4.1.1 工作原理 | 第30-31页 |
| 4.1.2 本设计的优点 | 第31页 |
| 4.2 鉴相器电路设计 | 第31-36页 |
| 4.2.1 线性 PD | 第32-33页 |
| 4.2.2 Bang-Bang 型 PD | 第33-36页 |
| 4.3 PS/PI 电路设计 | 第36-43页 |
| 4.3.1 相位选择电路 | 第36-37页 |
| 4.3.2 相位插值电路 | 第37-41页 |
| 4.3.3 PS/PI 正交时钟产生电路 | 第41-43页 |
| 4.4 分接器 | 第43-45页 |
| 4.5 输出缓冲器 | 第45-46页 |
| 4.6 常用的数字 CMOS 电路模块设计 | 第46-49页 |
| 4.6.1 CML 电路 | 第46-48页 |
| 4.6.2 CMOS 逻辑电路 | 第48-49页 |
| 4.7 数字电路模块的设计 | 第49-56页 |
| 4.7.1 环路的相位捕获过程 | 第49-51页 |
| 4.7.2 数字滤波器和数字控制器工作原理 | 第51-53页 |
| 4.7.3 前端设计与仿真验证 | 第53-56页 |
| 4.8 本章小结 | 第56-57页 |
| 第五章 后端设计与仿真验证 | 第57-67页 |
| 5.1 CDR 电路后端设计 | 第57-61页 |
| 5.1.1 模拟版图设计 | 第57-60页 |
| 5.1.2 数字后端设计 | 第60-61页 |
| 5.1.3 整体版图 | 第61页 |
| 5.2 仿真验证 | 第61-66页 |
| 5.3 本章小结 | 第66-67页 |
| 第六章 总结与展望 | 第67-68页 |
| 6.1 论文总结 | 第67页 |
| 6.2 展望 | 第67-68页 |
| 参考文献 | 第68-70页 |
| 附录1 攻读硕士学位期间撰写的论文 | 第70-71页 |
| 附录2 攻读硕士学位期间申请的专利 | 第71-72页 |
| 附录3 攻读硕士学位期间参加的科研项目 | 第72-73页 |
| 致谢 | 第73页 |
