一种采用0.18um CMOS工艺设计的1GHz PLL

中文摘要	第1-4页
ABSTRACT	第4-7页
第一章 引言	第7-12页
·锁相环的国内外发展现状与趋势	第7-8页
·锁相环的应用	第8-9页
·锁相环的分类	第9-10页
·论文组织结构	第10-12页
第二章 锁相环原理	第12-25页
·锁相环的线性模型	第12-13页
·I 型锁相环线性模型	第13-16页
·电荷泵结构的锁相环（CPPLL）	第16-25页
·电荷泵锁相环的线性模型	第18-21页
·三阶电荷泵锁相环	第21-25页
第三章 噪声分析	第25-32页
·相位噪声	第25-30页
·时间抖动（Timing-jitter）	第30-32页
第四章 系统方案	第32-55页
·设计指标	第32-33页
·系统行为级仿真	第33-35页
·电荷泵锁相环电路设计	第35-55页
·鉴频鉴相器设计	第36-40页
·电荷泵设计	第40-44页
·CMOS 环形压控振荡器的设计	第44-50页
·分频器设计	第50-52页
·电流偏置电路	第52-55页
第五章 版图的设计与仿真结果	第55-67页
·版图的设计	第55-57页
·仿真结果	第57-67页
·VCO 仿真结果	第57-64页
·PLL 整体仿真结果	第64-66页
·锁相环功耗仿真结果	第66-67页
总结	第67-68页
参考文献	第68-70页
发表论文和参加科研情况说明	第70-71页
附录	第71-79页
致谢	第79页