| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-16页 |
| 1.1 研究背景和意义 | 第10-14页 |
| 1.1.1 集成电路的发展瓶颈 | 第10-12页 |
| 1.1.2 纳米电子器件 | 第12页 |
| 1.1.3 单电子晶体管发展现状 | 第12-14页 |
| 1.2 研究内容及章节安排 | 第14-16页 |
| 1.2.1 研究内容 | 第14-15页 |
| 1.2.2 章节安排 | 第15-16页 |
| 第2章 单电子晶体管工作原理与仿真模型 | 第16-27页 |
| 2.1 遂穿效应与库仑阻塞效应 | 第16-17页 |
| 2.1.1 遂穿效应 | 第16-17页 |
| 2.1.2 库仑阻塞效应 | 第17页 |
| 2.2 SET结构及其工作原理 | 第17-19页 |
| 2.2.1 SET结构 | 第17-18页 |
| 2.2.2 SET工作原理 | 第18-19页 |
| 2.3 SET仿真模型分析 | 第19-26页 |
| 2.3.1 SET仿真模型 | 第19-21页 |
| 2.3.2 SET-Spice模型的图形化输入 | 第21-23页 |
| 2.3.3 SET的I-V特性分析 | 第23-26页 |
| 2.4 本章小结 | 第26-27页 |
| 第3章 SET通用逻辑门与通用阈值逻辑门设计 | 第27-43页 |
| 3.1 SET基本逻辑门 | 第27-31页 |
| 3.1.1 PSET与NSET | 第27-28页 |
| 3.1.2 互补型SET逻辑门 | 第28-31页 |
| 3.2 SET通用逻辑门设计 | 第31-38页 |
| 3.2.1 通用逻辑门 | 第31-32页 |
| 3.2.2 SET最佳通用逻辑门ULG.2优化设计 | 第32-35页 |
| 3.2.3 最佳通用逻辑门ULG.2的应用 | 第35-38页 |
| 3.3 SET通用阈值逻辑门设计 | 第38-41页 |
| 3.3.1 通用阈值逻辑门 | 第38-39页 |
| 3.3.2 SET三变量通用阈值逻辑门设计 | 第39-40页 |
| 3.3.3 SET三变量通用阈值逻辑门查表综合 | 第40-41页 |
| 3.4 本章小结 | 第41-43页 |
| 第4章 SET并行加法器设计 | 第43-52页 |
| 4.1 超前进位加法器原理 | 第43-44页 |
| 4.2 分层CLA加法器结构设计 | 第44-49页 |
| 4.2.1 多层CLA块技术 | 第44-47页 |
| 4.2.2 底层电路优化设计 | 第47-49页 |
| 4.3 16位分层CLA加法器设计 | 第49-51页 |
| 4.4 本章小结 | 第51-52页 |
| 第5章 多值SET电路设计 | 第52-72页 |
| 5.1 开关-信号理论基础 | 第52-56页 |
| 5.2 SET三值文字电路设计 | 第56-59页 |
| 5.3 SET三值极性变换电路开关级设计 | 第59-63页 |
| 5.4 SET的三值与、或门电路开关级设计 | 第63-70页 |
| 5.4.1 三值与门电路开关级设计 | 第63-66页 |
| 5.4.2 三值或门电路开关级设计 | 第66-70页 |
| 5.5 SET三值通用T门算子电路设计 | 第70-71页 |
| 5.6 本章小结 | 第71-72页 |
| 第6章 总结与展望 | 第72-74页 |
| 6.1 总结 | 第72-73页 |
| 6.2 展望 | 第73-74页 |
| 参考文献 | 第74-78页 |
| 致谢 | 第78-79页 |
| 附录 | 第79-82页 |
| 攻读学位期间参加的科研项目和成果 | 第82页 |