电力线载波芯片数字后端设计
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第1章 绪论 | 第9-15页 |
| 1.1 课题研究背景及意义 | 第9-10页 |
| 1.2 电力线载波芯片应用 | 第10-12页 |
| 1.3 课题来源 | 第12-13页 |
| 1.4 本文的主要工作 | 第13-15页 |
| 第2章 数字后端设计 | 第15-21页 |
| 2.1 数字后端设计方法学 | 第15页 |
| 2.2 数字后端设计流程 | 第15-17页 |
| 2.3 数字后端设计收敛 | 第17-19页 |
| 2.3.1 时序分析 | 第17-18页 |
| 2.3.2 功耗分析 | 第18页 |
| 2.3.3 可制造性分析 | 第18-19页 |
| 2.4 本章小结 | 第19-21页 |
| 第3章 电力线载波芯片可测试性逻辑综合与时序分析 | 第21-35页 |
| 3.1 电力线载波芯片可测试性逻辑综合 | 第21-28页 |
| 3.1.1 逻辑综合 | 第21-22页 |
| 3.1.2 可测试性方法 | 第22-23页 |
| 3.1.3 可测试性逻辑综合 | 第23-28页 |
| 3.2 电力线载波芯片时序分析 | 第28-34页 |
| 3.2.1 建立时间和保持时间 | 第28-31页 |
| 3.2.2 时序分析 | 第31-34页 |
| 3.3 本章小结 | 第34-35页 |
| 第4章 电力线载波芯片版图设计 | 第35-63页 |
| 4.1 版图设计流程 | 第35-36页 |
| 4.2 电力线载波芯片布局规划 | 第36-46页 |
| 4.2.1 建立设计环境 | 第36-38页 |
| 4.2.2 布局规划 | 第38-40页 |
| 4.2.3 布局规划优化 | 第40-46页 |
| 4.3 电力线载波芯片标准单元摆放 | 第46-48页 |
| 4.4 电力线载波芯片时钟树综合 | 第48-55页 |
| 4.4.1 时钟树综合 | 第48-50页 |
| 4.4.2 时钟树综合优化 | 第50-55页 |
| 4.5 电力线载波芯片布线 | 第55-58页 |
| 4.6 电力线载波芯片版图验证 | 第58-60页 |
| 4.6.1 参数提取 | 第58页 |
| 4.6.2 物理版图验证 | 第58-60页 |
| 4.6.3 形式验证 | 第60页 |
| 4.7 本章小结 | 第60-63页 |
| 第5章 电力线载波芯片仿真与设计结果 | 第63-69页 |
| 5.1 芯片仿真 | 第63-65页 |
| 5.1.1 功能仿真 | 第63-64页 |
| 5.1.2 功耗仿真 | 第64页 |
| 5.1.3 电压降仿真 | 第64-65页 |
| 5.2 芯片功能扩展 | 第65-66页 |
| 5.3 芯片设计结果 | 第66-68页 |
| 5.3.1 芯片物理版图 | 第66-67页 |
| 5.3.2 芯片设计结果对比 | 第67-68页 |
| 5.4 本章小结 | 第68-69页 |
| 结论 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 攻读硕士学位期间发表的学术论文 | 第75-77页 |
| 致谢 | 第77页 |
