基于AES算法的可演化安全SoC原型设计与实现
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 注释表 | 第11-12页 |
| 第一章 绪论 | 第12-17页 |
| 1.1 课题研究背景及意义 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-15页 |
| 1.3 论文主要工作及章节安排 | 第15-17页 |
| 第二章 可演化安全SOC相关知识介绍与总体设计 | 第17-29页 |
| 2.1 AES密码算法 | 第17-21页 |
| 2.1.1 GF（28）域运算 | 第17-18页 |
| 2.1.2 密钥扩展运算 | 第18-19页 |
| 2.1.3 AES算法流程 | 第19-21页 |
| 2.2 演化密码 | 第21-24页 |
| 2.3 旁路攻击 | 第24页 |
| 2.4 可演化安全SOC总体设计方案 | 第24-27页 |
| 2.4.1 总体结构设计 | 第24-26页 |
| 2.4.2 系统开发平台 | 第26-27页 |
| 2.4.3 SoC功能验证方案 | 第27页 |
| 2.5 小结 | 第27-29页 |
| 第三章 AES密码S盒的演化设计 | 第29-41页 |
| 3.1 AES密码安全性分析 | 第29-33页 |
| 3.1.1 S盒的数学表达 | 第29-30页 |
| 3.1.2 S盒安全评估函数设计 | 第30-33页 |
| 3.2 S盒演化设计 | 第33-38页 |
| 3.2.1 遗传算法流程 | 第34-35页 |
| 3.2.2 S盒的演化设计 | 第35-38页 |
| 3.3 S盒演化生成算法仿真验证 | 第38-40页 |
| 3.4 小结 | 第40-41页 |
| 第四章 AES算法轮变换电路设计 | 第41-54页 |
| 4.1 AES算法的T盒设计 | 第41-45页 |
| 4.1.1 AES算法加密过程T盒设计 | 第41-43页 |
| 4.1.2 AES算法解密过程iT盒设计 | 第43-45页 |
| 4.2 可重构AES加解密复用轮电路设计 | 第45-51页 |
| 4.2.1 AES加解密过程合并 | 第46-48页 |
| 4.2.2 可重构加解密复用轮电路设计 | 第48-51页 |
| 4.3 AES加解密复用轮电路功能仿真 | 第51-53页 |
| 4.4 小结 | 第53-54页 |
| 第五章 抗旁路攻击AES协处理器设计 | 第54-73页 |
| 5.1 抗功耗攻击AES密码电路设计 | 第54-58页 |
| 5.1.1 功耗攻击理论基础 | 第54-56页 |
| 5.1.2 功耗攻击分析 | 第56-57页 |
| 5.1.3 抗功耗攻击电路设计 | 第57-58页 |
| 5.2 抗错误攻击AES密码电路设计 | 第58-61页 |
| 5.2.1 错误攻击理论基础 | 第58-59页 |
| 5.2.2 错误攻击分析 | 第59-60页 |
| 5.2.3 抗错误攻击电路设计 | 第60-61页 |
| 5.3 AES协处理器电路设计与实现 | 第61-70页 |
| 5.3.1 AXI-Lite总线 | 第62-63页 |
| 5.3.2 总线接.模块设计与实现 | 第63-67页 |
| 5.3.3 AES运算模块设计与实现 | 第67-70页 |
| 5.4 AES协处理器电路的功能仿真 | 第70-72页 |
| 5.5 小结 | 第72-73页 |
| 第六章 可演化安全SOC设计与功能验证 | 第73-85页 |
| 6.1 SOC设计与实现 | 第73-76页 |
| 6.1.1 Microblaze定制 | 第73-75页 |
| 6.1.2 SoC的实现 | 第75-76页 |
| 6.2 嵌入式软件设计与实现 | 第76-82页 |
| 6.2.1 S盒演化算法移植 | 第77-78页 |
| 6.2.2 AES协处理器读写程序设计 | 第78-80页 |
| 6.2.3 串口监听程序设计 | 第80-82页 |
| 6.3 上位机程序设计 | 第82-84页 |
| 6.4 小结 | 第84-85页 |
| 第七章 总结与展望 | 第85-86页 |
| 参考文献 | 第86-90页 |
| 致谢 | 第90-91页 |
| 在学期间的研究成果及发表的学术论文 | 第91页 |
