| 摘要 | 第1-6页 |
| Abstract | 第6-11页 |
| 第一章 绪论 | 第11-14页 |
| ·课题研究背景与意义 | 第11-12页 |
| ·论文研究的内容和创新点 | 第12-13页 |
| ·论文的组织架构 | 第13-14页 |
| 第二章 DDR3 SDRAM 的原理和 AMBA3.0 总线介绍 | 第14-19页 |
| ·DDR3 SDRAM 内部结构及其原理 | 第14-15页 |
| ·DDR3 SDRAM 内部结构 | 第15-16页 |
| ·SoC 总线 AMBA3.0 的介绍 | 第16-18页 |
| ·本章小结 | 第18-19页 |
| 第三章 DDR3 CONTROLLER 的系统设计 | 第19-50页 |
| ·DDR3 总体设计框图 | 第19-26页 |
| ·DDR3 SDRAM 整体状态机跳转 | 第26-29页 |
| ·DDR3 SDRAM 初始化 | 第29-33页 |
| ·模式寄存器 | 第29-31页 |
| ·初始化状态机 | 第31-33页 |
| ·DDR3 的自刷新 SREF | 第33-35页 |
| ·DDR3 的自动刷新 AREF | 第35-38页 |
| ·AUTO REFRESH 功能 | 第35-36页 |
| ·接口信号 | 第36-37页 |
| ·状态机跳转 | 第37-38页 |
| ·读写命令的执行模块设计 | 第38-40页 |
| ·状态机跳转 | 第38-39页 |
| ·状态跳转图说明 | 第39-40页 |
| ·数据缓存模块的设计 | 第40-45页 |
| ·FIFO 的介绍 | 第40页 |
| ·FIFO 的几个重要参数 | 第40-41页 |
| ·RDDATAFIFO 模块 | 第41页 |
| ·WRITEFIFO 存储模块的设计 | 第41-44页 |
| ·ID FIFO 模块设计 | 第44-45页 |
| ·DDR3 与 PHY 对接的接口模块设计 | 第45-46页 |
| ·对接接口写时序 | 第45-46页 |
| ·TRAINING 模块的设计 | 第46-47页 |
| ·仲裁算法的设计 | 第47-49页 |
| ·本章小结 | 第49-50页 |
| 第四章 DDR3 控制器的验证 | 第50-58页 |
| ·验证环境 | 第50-51页 |
| ·验证环境介绍 | 第50页 |
| ·验证环境的各个模块进行介绍 | 第50-51页 |
| ·仿真结果分析 | 第51-57页 |
| ·初始化结果分析 | 第51页 |
| ·自动刷新仿真波形 | 第51-52页 |
| ·DDR3 CONTROLLER 各种参数的配置 | 第52-53页 |
| ·DDR3 CONTROLLER 的 AXI 接口的写数据波形图分析 | 第53-54页 |
| ·DDR3 CONTROLLER 的 AXI 接口的读数据仿真波形分析 | 第54页 |
| ·DDR3 CONTROLLER 与 PHY 交互模块一侧写的仿真波形分析 | 第54-55页 |
| ·DDR3 CONTROLLER 中 PHY 模块另一侧的读 | 第55-56页 |
| ·PHY 接口的写仿真波形分析 | 第56页 |
| ·PHY 接口的读仿真波形分析 | 第56-57页 |
| ·DDR3 控制器的效率 | 第57页 |
| ·本章总结 | 第57-58页 |
| 结论 | 第58-59页 |
| 参考文献 | 第59-62页 |
| 致谢 | 第62-63页 |
| 附件 | 第63页 |
