摘要 | 第4-5页 |
Abstract | 第5页 |
第1章 绪论 | 第9-11页 |
1.1 研究背景 | 第9页 |
1.2 国内外现状 | 第9页 |
1.3 研究方向 | 第9-10页 |
1.4 工作基础 | 第10页 |
1.5 本文结构 | 第10-11页 |
第2章 CMOS数字集成电路栅氧化层穿通的定位方法 | 第11-27页 |
2.1 CMOS集成电路 | 第11-14页 |
2.1.1 CMOS集成电路的特点 | 第11页 |
2.1.2 MOS场效应晶体管功能及特点 | 第11-12页 |
2.1.3 栅氧化层及其工艺特点 | 第12页 |
2.1.4 栅氧化层穿通 | 第12-13页 |
2.1.5 栅穿的定位 | 第13页 |
2.1.6 栅氧化层穿通的影响 | 第13-14页 |
2.2 失效样品 | 第14-15页 |
2.2.1 CC4001功能及基本电参数 | 第14页 |
2.2.2 失效环节 | 第14-15页 |
2.3 定位方法 | 第15-26页 |
2.3.1 软件编程测试 | 第15-17页 |
2.3.2 特性曲线分析法 | 第17页 |
2.3.3 芯片表面检查与版图分析法 | 第17-19页 |
2.3.4 红外热成像分析 | 第19-20页 |
2.3.5 液晶热点分析 | 第20-24页 |
2.3.6 剥层分析 | 第24-26页 |
2.4 定位方法总结 | 第26页 |
2.5 本章小结 | 第26-27页 |
第3章 栅氧化层穿通的原因分析及预防 | 第27-31页 |
3.1 栅氧化层穿通原因分析 | 第27-28页 |
3.1.1 原因分类 | 第27页 |
3.1.2 早期缺陷 | 第27-28页 |
3.1.3 过电应力损伤 | 第28页 |
3.2 栅氧化层穿通的预防 | 第28-29页 |
3.2.1 生产中的优化及预防 | 第28-29页 |
3.2.2 筛选和使用中的预防 | 第29页 |
3.3 栅氧化层穿通在设计中的预防 | 第29-30页 |
3.3.1 消除影响 | 第29页 |
3.3.2 增加可靠性 | 第29-30页 |
3.4 本章小结 | 第30-31页 |
第4章 EDA软件在栅氧化层可靠性提高中的应用 | 第31-45页 |
4.1 软件简介 | 第31-32页 |
4.1.1 STS2106A测试系统 | 第31页 |
4.1.2 OrCAD/Pspice | 第31-32页 |
4.1.3 L-Edit | 第32页 |
4.2 测试系统编程 | 第32-36页 |
4.2.1 建立新测试文件 | 第32页 |
4.2.2 管脚定义 | 第32-33页 |
4.2.3 编辑矢量表 | 第33-34页 |
4.2.4 编辑参数测试要求 | 第34页 |
4.2.5 测试要求的更改 | 第34-36页 |
4.3 绘制电路图 | 第36-39页 |
4.3.1 建立项目 | 第36-37页 |
4.3.2 放置元器件 | 第37页 |
4.3.3 建立器件单元 | 第37-38页 |
4.3.4 绘制原理图 | 第38-39页 |
4.4 仿真 | 第39-41页 |
4.4.1 设置仿真激励 | 第39页 |
4.4.2 设置仿真类型和参数 | 第39-40页 |
4.4.3 运行仿真 | 第40-41页 |
4.5 绘制版图 | 第41-44页 |
4.5.1 设置版图的设计规则 | 第41-42页 |
4.5.2 绘制版图 | 第42-43页 |
4.5.3 版图验证 | 第43-44页 |
4.6 本章小结 | 第44-45页 |
第5章 CMOS数字集成电路设计改进 | 第45-71页 |
5.1 防止由于栅穿引起的输出端单点失效的设计改进 | 第45-59页 |
5.1.1 改进背景 | 第45页 |
5.1.2 改进的指导思想 | 第45-46页 |
5.1.3 原版图问题分析 | 第46-48页 |
5.1.4 设计改进工作 | 第48-55页 |
5.1.5 改版效果确认 | 第55-56页 |
5.1.6 输出防栅穿高电平故障设计改进效果的验证 | 第56-59页 |
5.1.7 成果总结 | 第59页 |
5.2 抗静电能力提升 | 第59-70页 |
5.2.1 改进背景 | 第59-60页 |
5.2.2 指导思想 | 第60-61页 |
5.2.3 问题分析 | 第61-66页 |
5.2.4 改进工作 | 第66-69页 |
5.2.5 效果评价 | 第69-70页 |
5.3 本章小结 | 第70-71页 |
结论 | 第71-73页 |
参考文献 | 第73-75页 |
致谢 | 第75页 |