基于FPGA的示波记录仪的高速数据处理
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 课题研究背景与意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 本文的研究内容及结构 | 第12-14页 |
| 第二章 示波记录仪的高速数据处理总体方案设计 | 第14-23页 |
| 2.1 示波记录仪主要功能和技术指标 | 第14-15页 |
| 2.2 示波记录仪总体方案和功能架构设计 | 第15-17页 |
| 2.2.1 总体方案设计 | 第15页 |
| 2.2.2 构架设计和功能分析 | 第15-17页 |
| 2.3 信号处理板总体方案和功能架构设计 | 第17-20页 |
| 2.3.1 总体方案设计 | 第17-19页 |
| 2.3.2 系统架构设计 | 第19-20页 |
| 2.4 关键器件选型 | 第20-22页 |
| 2.4.1 FPGA选型 | 第20-21页 |
| 2.4.2 实时记录存储介质选型 | 第21-22页 |
| 2.5 本章小结 | 第22-23页 |
| 第三章 多通道采集模块设计 | 第23-39页 |
| 3.1 多通道采集方案分析和架构设计 | 第23-25页 |
| 3.1.1 多通道采集方案分析 | 第23-24页 |
| 3.1.2 多通道采集架构设计 | 第24页 |
| 3.1.3 多通道数据采集总体介绍 | 第24-25页 |
| 3.2 通道数据降速接收处理模块 | 第25-33页 |
| 3.2.1 ISERDES简介 | 第25-27页 |
| 3.2.2 ISERDES的端口配置 | 第27-28页 |
| 3.2.3 ISERDES的时钟方案设计 | 第28-30页 |
| 3.2.4 串并转换器设计 | 第30-31页 |
| 3.2.5 字对齐模块设计 | 第31-33页 |
| 3.3 时基控制与抽点系数 | 第33-34页 |
| 3.4 数据获取模式 | 第34-38页 |
| 3.4.1 正常采集 | 第35页 |
| 3.4.2 峰值检测模式 | 第35-36页 |
| 3.4.3 高分辨率模式 | 第36-38页 |
| 3.5 本章小结 | 第38-39页 |
| 第四章 实时记录模块的设计 | 第39-60页 |
| 4.1 实时记录功能模块方案分析和架构设计 | 第39-43页 |
| 4.1.1 实时记录功能需求分析 | 第39-40页 |
| 4.1.2 实时记录功能方案设计 | 第40-41页 |
| 4.1.3 实时记录总体构架设计 | 第41-42页 |
| 4.1.4 多通道实时记录构架设计 | 第42-43页 |
| 4.2 DDR2 SDRAM存储器设计 | 第43-52页 |
| 4.2.1 DDR2 SDRAM选型 | 第43-44页 |
| 4.2.2 MIG IP核简介 | 第44页 |
| 4.2.3 MIG IP核读写时序分析 | 第44-47页 |
| 4.2.4 实时数据的读写操作 | 第47-50页 |
| 4.2.5 DDR2实现乒乓操作 | 第50-52页 |
| 4.3 PCIe接口设计 | 第52-59页 |
| 4.3.1 PCIe协议简介 | 第52页 |
| 4.3.2 PEX8311简介 | 第52-54页 |
| 4.3.3 基于PEX8311的本地接口设计 | 第54-57页 |
| 4.3.4 本地I/O读写时序控制 | 第57-59页 |
| 4.4 本章小结 | 第59-60页 |
| 第五章 实验验证和分析 | 第60-69页 |
| 5.1 实验平台和流程 | 第60-61页 |
| 5.2 多通道采集模块功能测试 | 第61-66页 |
| 5.2.1 基于ISERDES的降速模块功能测试 | 第61-63页 |
| 5.2.2 数据获取模式功能测试 | 第63-66页 |
| 5.3 实时记录模块功能测试 | 第66-68页 |
| 5.3.1 乒乓操作功能测试 | 第66-67页 |
| 5.3.2 PCIe接口功能测试 | 第67-68页 |
| 5.4 本章小结 | 第68-69页 |
| 第六章 总结与展望 | 第69-71页 |
| 6.1 全文总结 | 第69-70页 |
| 6.2 后续工作展望 | 第70-71页 |
| 致谢 | 第71-72页 |
| 参考文献 | 第72-73页 |
