基于多特征序列编码的SoC测试数据压缩方法研究
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-7页 |
| 致谢 | 第7-12页 |
| 第一章 绪论 | 第12-23页 |
| ·测试基础 | 第12-17页 |
| ·测试过程基本概念 | 第12页 |
| ·故障模型 | 第12-14页 |
| ·测试生成 | 第14-15页 |
| ·测试类型 | 第15-17页 |
| ·SoC测试 | 第17-22页 |
| ·SoC基础 | 第17-18页 |
| ·SoC测试困难 | 第18-19页 |
| ·SoC核的测试结构 | 第19-20页 |
| ·SoC测试研究现状 | 第20-22页 |
| ·本文的结构安排 | 第22-23页 |
| 第二章 SoC测试数据压缩 | 第23-34页 |
| ·外建自测试 | 第23-31页 |
| ·测试集紧缩 | 第23页 |
| ·测试数据编码压缩 | 第23-31页 |
| ·内建自测试(BIST) | 第31-34页 |
| ·基于LFSR的重播种 | 第32-33页 |
| ·基于折叠计数器的重播种 | 第33-34页 |
| 第三章 针对多特征序列的编码方案 | 第34-47页 |
| ·四种特征序列 | 第34页 |
| ·两种编码方案 | 第34-39页 |
| ·方案一:用一位标记位来标识特征序列 | 第35-37页 |
| ·方案二:用两种码表来标识特征序列 | 第37-39页 |
| ·整个测试集的编码过程 | 第39页 |
| ·解码器和FSM状态图 | 第39-45页 |
| ·解码电路方框图 | 第40-42页 |
| ·方案一 FSM状态图 | 第42-44页 |
| ·方案二 FSM状态图 | 第44-45页 |
| ·试验结果 | 第45-46页 |
| ·本章小结 | 第46-47页 |
| 第四章 针对交替序列的变长输入Huffman码 | 第47-54页 |
| ·变长输入Huffman编码(VIHC) | 第47-48页 |
| ·基于交替序列的变长输入Huffman编码方案 | 第48-50页 |
| ·新编码方案的提出 | 第48-50页 |
| ·测试集编码压缩步骤 | 第50页 |
| ·解码器的设计 | 第50-52页 |
| ·试验结果 | 第52-53页 |
| ·本章小结 | 第53-54页 |
| 第五章 总结与展望 | 第54-56页 |
| ·全文总结 | 第54-55页 |
| ·展望 | 第55-56页 |
| 参考文献 | 第56-60页 |
| 研究生期间撰写的论文 | 第60页 |
