多制式视频显示后处理芯片架构与主控模块的研究设计
| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第7-11页 |
| 1.1 课题背景 | 第7-8页 |
| 1.2 低功耗视频芯片的发展现状与前景分析 | 第8-10页 |
| 1.3 研发过程和论文结构 | 第10-11页 |
| 第二章 多制式视频后处理芯片架构研究 | 第11-18页 |
| 2.1 芯片功能 | 第11页 |
| 2.2 芯片架构 | 第11-13页 |
| 2.3 芯片低功耗设计 | 第13-18页 |
| 2.3.1 设计原则 | 第13-14页 |
| 2.3.2 设计方法 | 第14-18页 |
| 第三章 主控模块低功耗理论及设计 | 第18-33页 |
| 3.1 片上总线的选择及理论依据 | 第18-24页 |
| 3.1.1 Wishbone 优缺点及其时序 | 第18-21页 |
| 3.1.2 内部总线的寄存器划分 | 第21-24页 |
| 3.2 主控模块设计 | 第24-28页 |
| 3.2.1 接口信号及功能定义 | 第24-25页 |
| 3.2.2 主控模块的低功耗状态机设计 | 第25-28页 |
| 3.3 内部片上总线设计 | 第28-33页 |
| 3.3.1 内部片上总线架构 | 第28-29页 |
| 3.3.2 总线上主设备设计 | 第29-31页 |
| 3.3.3 总线上从设备设计 | 第31-33页 |
| 第四章 AFE 理论及设计 | 第33-56页 |
| 4.1 模式识别的理论研究 | 第33-39页 |
| 4.1.1 芯片支持的I/O 标准 | 第33-35页 |
| 4.1.2 亚稳态及同步 | 第35-37页 |
| 4.1.3 滤噪系统 | 第37-39页 |
| 4.2 像素时钟生成原理 | 第39-45页 |
| 4.2.1 DPLL/ADPLL 基本原理 | 第40-44页 |
| 4.2.2 生成像素时钟原理及用户手动调相 | 第44-45页 |
| 4.3 AFE 模块中模式识别模块的设计 | 第45-50页 |
| 4.3.1 功能定义与接口信号 | 第46-47页 |
| 4.3.2 子模块设计 | 第47-50页 |
| 4.4 AFE 模块中像素时钟生成模块设计 | 第50-56页 |
| 4.4.1 功能定义与接口信号 | 第50-51页 |
| 4.4.2 像素时钟生成模块中关键IP 的设计 | 第51-56页 |
| 第五章 主控模块与AFE 的验证与测试 | 第56-68页 |
| 5.1 模式识别模块 | 第56-60页 |
| 5.1.1 仿真验证方案 | 第56-57页 |
| 5.1.2 仿真验证结果 | 第57-60页 |
| 5.2 像素时钟生成模块 | 第60-62页 |
| 5.2.1 仿真验证方案 | 第60-61页 |
| 5.2.2 仿真验证结果 | 第61-62页 |
| 5.3 主控模块 | 第62-64页 |
| 5.3.1 综合验证方案 | 第62-63页 |
| 5.3.2 综合验证结果 | 第63-64页 |
| 5.4 片上总线传输模块 | 第64-66页 |
| 5.4.1 协议综合验证方案 | 第65页 |
| 5.4.2 综合验证结果 | 第65-66页 |
| 5.5 FPGA 联合验证 | 第66-68页 |
| 第六章 总结与展望 | 第68-70页 |
| 6.1 总结 | 第68-69页 |
| 6.2 展望 | 第69-70页 |
| 参考文献 | 第70-72页 |
| 发表论文和参加科研情况说明 | 第72-73页 |
| 致谢 | 第73页 |
