| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-12页 |
| 1.1 课题背景及研究目的和意义 | 第8-9页 |
| 1.2 国内外研究现状及分析 | 第9-11页 |
| 1.3 本文主要研究内容及论文的结构安排 | 第11-12页 |
| 第2章 时间数字转换器的基本理论 | 第12-26页 |
| 2.1 基本原理 | 第12-13页 |
| 2.2 TDC 基本性能指标 | 第13-18页 |
| 2.2.1 静态参数 | 第13-16页 |
| 2.2.2 动态参数 | 第16-18页 |
| 2.3 时间数字转换器分类 | 第18-25页 |
| 2.3.1 模拟时间数字转换器 | 第18-19页 |
| 2.3.2 门延时精度时间数字转换器 | 第19-22页 |
| 2.3.3 子门延时精度时间数字转换器 | 第22-25页 |
| 2.4 本章小结 | 第25-26页 |
| 第3章 环形游标时间数字转换器的系统设计 | 第26-41页 |
| 3.1 系统设计 | 第26-34页 |
| 3.1.1 环形游标原理 | 第26-30页 |
| 3.1.2 整体架构 | 第30-32页 |
| 3.1.3 基于 Verilog-A 行为级系统验证 | 第32-34页 |
| 3.2 非理想因素分析及校正方法 | 第34-40页 |
| 3.2.1 非理性因素分析 | 第34-37页 |
| 3.2.2 校正方法 | 第37-40页 |
| 3.3 本章小结 | 第40-41页 |
| 第4章 电路设计与仿真 | 第41-74页 |
| 4.1 预处理逻辑电路 | 第41-42页 |
| 4.1.1 预处理电路的设计 | 第41-42页 |
| 4.1.2 预处理电路的仿真 | 第42页 |
| 4.2 时间比较器 | 第42-47页 |
| 4.2.1 时间比较器的电路原理 | 第42-44页 |
| 4.2.2 时间比较器电路的设计与仿真 | 第44-47页 |
| 4.3 小相位差检测器 | 第47-50页 |
| 4.3.1 小相位检测器的设计 | 第47-49页 |
| 4.3.2 小相位检测器的仿真 | 第49-50页 |
| 4.4 高速计数器 | 第50-51页 |
| 4.4.1 高速计数器的设计 | 第50-51页 |
| 4.4.2 高速计数器的仿真 | 第51页 |
| 4.5 冗余电路 | 第51-55页 |
| 4.5.1 输入端冗余设计 | 第51-53页 |
| 4.5.2 计数器冗余设计 | 第53-55页 |
| 4.6 相位一致检测 | 第55-58页 |
| 4.6.1 伪 01 消除 | 第55-56页 |
| 4.6.2 跳变沿检测 | 第56-58页 |
| 4.7 双 DLL 自校正电路 | 第58-69页 |
| 4.7.1 双 DLL 校正原理 | 第58-60页 |
| 4.7.2 DLL 的设计 | 第60-68页 |
| 4.7.3 双 DLL 电路的仿真 | 第68-69页 |
| 4.8 TDC 整体电路的仿真 | 第69-73页 |
| 4.8.1 静态测试 | 第69-72页 |
| 4.8.2 动态测试 | 第72-73页 |
| 4.9 本章小结 | 第73-74页 |
| 结论 | 第74-75页 |
| 参考文献 | 第75-80页 |
| 致谢 | 第80页 |