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AVS视音频解码器DRAM控制器的设计研究

摘要第1-4页
ABSTRACT第4-7页
第一章 序论第7-12页
   ·DRAM 简介第7-10页
   ·各种DRAM 之综合比较第10页
   ·DDR SDRAM 控制器的发展第10页
   ·本课题的选题目的和意义第10-12页
第二章 DDR SDRAM 的性能和结构特点第12-23页
   ·DDR SDRAM 的结构第12页
   ·DDR SDRAM 的特性第12-13页
   ·DDR SDRAM 的命令及命令控制字第13-14页
   ·DDR SDRAM 的工作原理第14-16页
     ·初始化操作第14-15页
     ·RAS 操作第15页
     ·CAS 操作第15页
     ·预充电(Precharge)第15页
     ·突发中止(Burst Terminate)第15-16页
     ·自动刷新第16页
   ·DDR SDRAM 关键时序参数第16页
   ·设计存储器系统时DDR SDRAM 芯片的选择第16-17页
   ·本DDR SDRAM 控制器的设计关键技术第17-19页
     ·仲裁策略第17-18页
     ·数据存储结构第18页
     ·控制器实现方式第18页
     ·高速接口设计的挑战第18-19页
   ·AVS1.0 视音频解码器简介第19-23页
     ·与DRAM 控制器接口的各模块简介第20-22页
     ·视音频解码系统的工作流程介绍第22-23页
第三章 视音频解码器存储器控制系统的设计方案第23-50页
   ·AVS1.0 存储方案的相关重要概念第23-25页
  1) 宏块第23页
  2) 图像类型第23-24页
  3) 显示顺序和解码顺序的关系第24-25页
   ·AVS1.0 存储方案第25-26页
     ·高清模式下图像数据的存储第25页
     ·标清模式下图像数据的存储第25-26页
     ·存储方案举例第26页
   ·DDR SDRAM 控制器同解码系统各模块的接口第26-29页
     ·输入信号第26-28页
     ·输出信号第28页
     ·写时序第28-29页
     ·读时序第29页
   ·DRAM 控制器的设计第29-50页
     ·仲裁器的设计第30-33页
       ·仲裁器的实现第31-33页
     ·Ctrl_if 模块设计第33-42页
       ·ctrl_if 模块与arbiter 的接口信号第33-34页
       ·异步fifo 设计第34-39页
       ·地址映射第39-41页
       ·地址信息的产生及控制第41-42页
     ·DDR SDRAM 接口模块(dram_interface)设计第42-45页
       ·控制器性能分析第44页
       ·dram_interface 状态机的设计第44-45页
     ·读数据的锁存第45-47页
     ·FPGA 版本DRAM 时钟设计及读数据的锁存第47-50页
第四章 DRAM 控制器的仿真与综合第50-61页
   ·控制器仿真第50-54页
     ·DRAM 的初始化第50-51页
     ·precharge 及ras 操作时序第51页
     ·连续的cas 读写操作时序第51-52页
     ·ctrl_if 模块wfifo 的读操作第52页
     ·arbiter 端口时序第52-54页
   ·DRAM 控制器的逻辑综合第54-61页
     ·Design Compiler 简介第54-55页
       ·Design Compiler 的用户界面第54页
       ·Design Compiler 的设置文件第54-55页
       ·Design Compiler 的库要求第55页
       ·Design Compiler 的库设定第55页
     ·Design Compiler 的综合流程第55-56页
     ·DRAM 控制器的综合过程第56-60页
       ·Setup time violation 出现的几种情况第57-60页
     ·DRAM 控制器的形式验证第60-61页
第五章 结论第61-62页
参考文献第62-63页
发表论文和参加科研情况第63-64页
致谢第64页

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