X处理器调测试结构的设计与实现
| 摘要 | 第1-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第11-14页 |
| ·课题研究背景 | 第11-13页 |
| ·论文结构安排 | 第13-14页 |
| 第二章 可测性技术和可调试性技术 | 第14-27页 |
| ·可测性技术 | 第14-22页 |
| ·内部扫描设计技术 | 第14-16页 |
| ·逻辑内建自测试技术 | 第16-17页 |
| ·逻辑自测试与扫描设计的结合 | 第17-18页 |
| ·存储器测试技术 | 第18-20页 |
| ·边界扫描技术 | 第20页 |
| ·全速测试技术 | 第20-22页 |
| ·可调试性技术 | 第22-26页 |
| ·ICD和ICE | 第23-24页 |
| ·调试手段 | 第24-26页 |
| ·小结 | 第26-27页 |
| 第三章 X 处理器调测结构的总体设计 | 第27-36页 |
| ·X处理器调测试的需求和挑战 | 第27-28页 |
| ·调测试结构设计方案 | 第28-30页 |
| ·JTAG整合设计 | 第30-34页 |
| ·TAP控制器 | 第31-32页 |
| ·JTAG总体结构设计 | 第32-33页 |
| ·JTAG指令 | 第33-34页 |
| ·时钟控制总体设计 | 第34-35页 |
| ·小结 | 第35-36页 |
| 第四章 X 处理器可测性设计的实现 | 第36-50页 |
| ·存储器的测试和诊断设计 | 第36-39页 |
| ·MBIST设计 | 第37-38页 |
| ·存储器故障定位设计 | 第38-39页 |
| ·共享测试逻辑设计 | 第39-49页 |
| ·全扫描结构设计 | 第39-43页 |
| ·逻辑内建自测试结构设计 | 第43-47页 |
| ·全速测试结构设计 | 第47-49页 |
| ·小结 | 第49-50页 |
| 第五章 X 处理器可调试性设计的实现 | 第50-71页 |
| ·硬件调试设计 | 第50-62页 |
| ·X处理器全速访问 | 第50-56页 |
| ·X处理器调试访问 | 第56-62页 |
| ·软件调试设计 | 第62-70页 |
| ·精确的中断系统 | 第62-63页 |
| ·断点匹配 | 第63-65页 |
| ·调试事件的控制 | 第65-67页 |
| ·单步模式与多步模式 | 第67-70页 |
| ·小结 | 第70-71页 |
| 第六章 调测试结构的验证 | 第71-78页 |
| ·可测性设计的验证 | 第71-72页 |
| ·可调试性设计的模拟验证 | 第72-76页 |
| ·处理器全速访问的验证 | 第72-73页 |
| ·处理器调试访问的验证 | 第73页 |
| ·寄存器调试访问的验证 | 第73-74页 |
| ·单步模式的验证 | 第74-75页 |
| ·多步模式的验证 | 第75-76页 |
| ·形式验证 | 第76-77页 |
| ·小结 | 第77-78页 |
| 第七章 结束语 | 第78-80页 |
| ·工作总结 | 第78页 |
| ·工作展望 | 第78-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-83页 |
| 作者在学期间取得的学术成果 | 第83页 |
