基于FPGA镆拟的SAT求解方法
| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 1 绪论 | 第8-13页 |
| 1.1 研究意义 | 第8页 |
| 1.2 研究背景 | 第8-9页 |
| 1.3 论文的相关工作 | 第9-11页 |
| 1.3.1 论文的主要工具 | 第10页 |
| 1.3.2 论文的主要工作内容 | 第10-11页 |
| 1.4 论文的结构安排 | 第11-13页 |
| 2 SAT问题与电路 | 第13-21页 |
| 2.1 集成电路的设计验证 | 第13-14页 |
| 2.1.1 模拟验证方法 | 第13-14页 |
| 2.1.2 形式验证方法 | 第14页 |
| 2.2 电路形式化验证与SAT | 第14-19页 |
| 2.2.1 布尔可满足问题 | 第15页 |
| 2.2.2 合取范式的表示方法 | 第15-17页 |
| 2.2.3 CNF电路生成算法 | 第17-19页 |
| 2.2.3.1 硬件描述语言语法结构 | 第17-18页 |
| 2.2.3.2 Verilog的设计流程 | 第18-19页 |
| 2.3 基于电路的SAT求解方法 | 第19-21页 |
| 2.3.1 应用型算法 | 第20页 |
| 2.3.2 实例型算法 | 第20-21页 |
| 3 支持可编程和快速部署的FPGA芯片 | 第21-31页 |
| 3.1 选用FPGA芯片 | 第21-22页 |
| 3.2 FPGA的内部结构： | 第22-26页 |
| 3.3 VC707简介 | 第26-27页 |
| 3.4 利用ISE的FPGA开发 | 第27-29页 |
| 3.5 可编程逻辑器件FPGA的配置 | 第29-31页 |
| 4 自主计算的实例型SAT芯片设计 | 第31-37页 |
| 4.1 SAT问题的翻译 | 第31-34页 |
| 4.1.1 CNF公式到电路图的转化 | 第32-33页 |
| 4.1.2 CNF公式翻译算法 | 第33-34页 |
| 4.2 SAT问题的封装 | 第34-35页 |
| 4.2.1 CNF模块 | 第34页 |
| 4.2.2 激励模块 | 第34-35页 |
| 4.3 FPGA实现 | 第35-37页 |
| 5 实例型SAT芯片的实现与仿真 | 第37-41页 |
| 5.1 测试平台 | 第37页 |
| 5.2 实验方案 | 第37页 |
| 5.3 RTL实验原理图 | 第37-39页 |
| 5.4 实验结果 | 第39-41页 |
| 6 总结与展望 | 第41-43页 |
| 6.1 全文工作总结 | 第41页 |
| 6.2 研究展望 | 第41-43页 |
| 参考文献 | 第43-47页 |
| 附录1 | 第47-49页 |
| 附录2 | 第49-52页 |
| 致谢 | 第52-53页 |
| 攻读硕士期间参与的科研项目 | 第53-54页 |
| 攻读硕士期间发表的学术论文 | 第54页 |
