| 致谢 | 第8-10页 |
| 摘要 | 第10-12页 |
| ABSTRACT | 第12-13页 |
| 缩写对照表 | 第19-20页 |
| 第一章 绪论 | 第20-30页 |
| 1.1 研究背景与意义 | 第20-21页 |
| 1.2 研究动机：3D IC测试技术的主要问题与挑战 | 第21-23页 |
| 1.2.1 测试流程、成本与资源 | 第21-22页 |
| 1.2.2 可测试性设计 | 第22页 |
| 1.2.3 测试访问 | 第22-23页 |
| 1.2.4 测试功耗 | 第23页 |
| 1.3 三维集成电路测试研究现状及其局限性 | 第23-26页 |
| 1.4 研究内容及主要贡献 | 第26-28页 |
| 1.4.1 3D IC中间绑定测试次序优化 | 第26-27页 |
| 1.4.2 3D IC中间绑定测试时间优化 | 第27-28页 |
| 1.4.3 基于脉宽缩减的绑定前TSV测试研究 | 第28页 |
| 1.5 课题来源与论文的组织结构 | 第28-30页 |
| 第二章 三维集成电路概述 | 第30-42页 |
| 2.1 三维集成电路发展动力 | 第30-33页 |
| 2.1.1 互连延迟 | 第30-31页 |
| 2.1.2 存储器带宽与时延 | 第31-32页 |
| 2.1.3 功耗与噪声 | 第32页 |
| 2.1.4 外形尺寸 | 第32-33页 |
| 2.1.5 更低的成本 | 第33页 |
| 2.1.6 异构集成和电路安全性 | 第33页 |
| 2.2 三维集成工艺 | 第33-35页 |
| 2.2.1 三维堆叠技术 | 第34页 |
| 2.2.2 三维互连技术 | 第34页 |
| 2.2.3 TSV制造技术 | 第34-35页 |
| 2.2.4 三维绑定技术 | 第35页 |
| 2.3 三维集成电路研究现状 | 第35-40页 |
| 2.3.1 3D IC设计 | 第36页 |
| 2.3.2 3D IC容错 | 第36-38页 |
| 2.3.3 3D IC散热 | 第38-39页 |
| 2.3.4 3D IC制造成本 | 第39页 |
| 2.3.5 3D IC老化测试 | 第39-40页 |
| 2.4 三维集成电路面临的挑战 | 第40-41页 |
| 2.5 本章小结 | 第41-42页 |
| 第三章 三维集成电路测试研究进展 | 第42-52页 |
| 3.1 3D IC测试技术概述 | 第42-45页 |
| 3.1.1 3D IC绑定前测试技术 | 第42-43页 |
| 3.1.2 3D IC中间绑定测试技术 | 第43-44页 |
| 3.1.3 3D IC绑定后测试技术 | 第44-45页 |
| 3.2 3D IC测试流程优化 | 第45-46页 |
| 3.3 TSV测试技术研究概述 | 第46-49页 |
| 3.3.1 TSV故障模型 | 第46-47页 |
| 3.3.2 基于探针/无接触探针的TSV测试技术 | 第47-48页 |
| 3.3.3 基于BIST的TSV测试技术 | 第48-49页 |
| 3.4 3D IC测试挑战 | 第49-51页 |
| 3.4.1 测试访问局限性 | 第49-50页 |
| 3.4.2 测试时的热量威胁 | 第50页 |
| 3.4.3 TSV测试技术挑战 | 第50页 |
| 3.4.4 老化测试研究不足 | 第50页 |
| 3.4.5 BIST方法缺点 | 第50-51页 |
| 3.5 本章小结 | 第51-52页 |
| 第四章 三维集成电路中间绑定测试次序优化 | 第52-61页 |
| 4.1 研究动机与主要贡献 | 第52-53页 |
| 4.2 三维集成电路良率模型和成本模型 | 第53-54页 |
| 4.2.1 三维集成电路良率模型 | 第53-54页 |
| 4.2.2 三维集成电路成本模型 | 第54页 |
| 4.3 考虑绑定失效概率的中间绑定测试次序优化 | 第54-57页 |
| 4.3.1 三维集成电路测试流程和重排堆叠 | 第54-55页 |
| 4.3.2 基于贪婪策略的重排堆叠方案 | 第55-56页 |
| 4.3.3 实验参数配置 | 第56-57页 |
| 4.4 实验结果与分析 | 第57-60页 |
| 4.4.1 堆叠次序对FAR的影响 | 第57-58页 |
| 4.4.2 堆叠层数对FAR的影响 | 第58-59页 |
| 4.4.3 TSV冗余度对FAR的影响 | 第59-60页 |
| 4.5 本章小结 | 第60-61页 |
| 第五章 三维集成电路中间绑定测试时间优化 | 第61-75页 |
| 5.1 研究动机与主要贡献 | 第61-63页 |
| 5.2 中间绑定测试时间建模 | 第63-66页 |
| 5.3 基于整数线性规划的中间绑定测试时间优化 | 第66-69页 |
| 5.4 实验结果与分析 | 第69-74页 |
| 5.4.1 测试管脚与测试TSV对中间绑定测试时间的影响 | 第70-71页 |
| 5.4.2 三维堆叠布局对中间绑定测试时间的影响 | 第71-73页 |
| 5.4.3 功耗约束对中间绑定测试时间的影响 | 第73-74页 |
| 5.5 本章小结 | 第74-75页 |
| 第六章 基于脉宽缩减的绑定前TSV测试研究 | 第75-87页 |
| 6.1 研究动机与主要贡献 | 第75-76页 |
| 6.2 TSV测试技术概述 | 第76-80页 |
| 6.2.1 TSV电气模型与故障模型 | 第76-78页 |
| 6.2.2 基于BIST的TSV测试研究 | 第78-80页 |
| 6.3 基于脉宽缩减的TSV测试研究 | 第80-83页 |
| 6.3.1 脉宽缩减原理 | 第80-82页 |
| 6.3.2 基于脉宽缩减的TSV测试方案 | 第82-83页 |
| 6.4 实验结果与分析 | 第83-86页 |
| 6.4.1 测试分辨率与供电电压的独立性 | 第83-84页 |
| 6.4.2 电阻开路故障和泄露故障的检测范围 | 第84-86页 |
| 6.4.3 面积开销分析 | 第86页 |
| 6.5 本章小结 | 第86-87页 |
| 第七章 总结与展望 | 第87-91页 |
| 7.1 本文主要贡献 | 第87-89页 |
| 7.2 研究趋势与展望 | 第89-91页 |
| 参考文献 | 第91-99页 |
| 攻读博士学位期间发表的学术论文 | 第99-101页 |
| 攻读博士学位期间参加的科研项目 | 第101页 |