| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-19页 |
| 1.1 研究背景 | 第12-13页 |
| 1.2 研究现状 | 第13-15页 |
| 1.2.1 国外的研究现状 | 第13-14页 |
| 1.2.2 国内的研究现状 | 第14-15页 |
| 1.3 研究目标和意义 | 第15-16页 |
| 1.4 研究内容与主要贡献 | 第16-18页 |
| 1.4.1 研究内容 | 第16-17页 |
| 1.4.2 主要贡献 | 第17-18页 |
| 1.5 论文组织结构 | 第18-19页 |
| 第二章 三维布局概述 | 第19-33页 |
| 2.1 三维芯片简介 | 第19-25页 |
| 2.1.1 三维集成电路技术概述 | 第19-22页 |
| 2.1.2 三维芯片TSV互连技术 | 第22-23页 |
| 2.1.3 Monolithic 3D IC技术 | 第23-25页 |
| 2.2 VLSI设计流程 | 第25-29页 |
| 2.2.1 物理设计流程 | 第25-27页 |
| 2.2.2 布局设计流程 | 第27-29页 |
| 2.3 布局问题建模 | 第29-30页 |
| 2.3.1 传统的二维布局建模 | 第29-30页 |
| 2.3.2 三维布局建模 | 第30页 |
| 2.4 三维布局性能评价标准 | 第30-32页 |
| 2.5 本章小结 | 第32-33页 |
| 第三章 Benchmark研究与转换 | 第33-42页 |
| 3.1 ISPD Contest benchmark简介 | 第33-35页 |
| 3.2 ISPD Contest benchmark参数信息 | 第35-38页 |
| 3.3 ISPD Contest benchmark的转换 | 第38-40页 |
| 3.4 本章小结 | 第40-42页 |
| 第四章 基于折叠的三维布局器的设计与实现 | 第42-52页 |
| 4.1 布局操作流程简介 | 第42-43页 |
| 4.2 基于折叠的三维布局器的设计 | 第43-46页 |
| 4.2.1 3D折叠转换操作 | 第44-46页 |
| 4.3 实验结果分析 | 第46-51页 |
| 4.3.1 实验平台 | 第46页 |
| 4.3.2 布局结果 | 第46-48页 |
| 4.3.3 HPWL的性能分析 | 第48-50页 |
| 4.3.4 运行时间的性能分析 | 第50-51页 |
| 4.4 本章小结 | 第51-52页 |
| 第五章 基于划分的三维布局器的设计与实现 | 第52-65页 |
| 5.1 基于划分的三维布局器的设计流程 | 第52-57页 |
| 5.1.1 3D映射操作 | 第53-54页 |
| 5.1.2 3D全局布局 | 第54-55页 |
| 5.1.3 3D划分操作 | 第55-56页 |
| 5.1.4 3D合法化布局 | 第56页 |
| 5.1.5 3D详细布局 | 第56-57页 |
| 5.2 实验结果分析 | 第57-64页 |
| 5.2.1 实验平台 | 第57页 |
| 5.2.2 布局结果 | 第57-60页 |
| 5.2.3 HPWL的性能分析 | 第60-62页 |
| 5.2.4 运行时间的性能分析 | 第62-63页 |
| 5.2.5 布局拥挤度的性能分析 | 第63-64页 |
| 5.3 本章小结 | 第64-65页 |
| 第六章 结束语 | 第65-68页 |
| 6.1 工作内容总结 | 第65-66页 |
| 6.2 下一步工作展望 | 第66-68页 |
| 致谢 | 第68-69页 |
| 参考文献 | 第69-74页 |
| 作者在学期间取得的学术成果 | 第74页 |
