摘要 | 第5-7页 |
Abstract | 第7-8页 |
第1章 绪论 | 第15-21页 |
1.1 研究背景及意义 | 第15-16页 |
1.2 SoC可测性设计及故障诊断概述 | 第16-17页 |
1.3 研究现状 | 第17-19页 |
1.4 本文主要工作 | 第19-20页 |
1.5 本文组织结构 | 第20-21页 |
第2章 SoC可测性设计和故障诊断技术 | 第21-26页 |
2.1 概述 | 第21页 |
2.2 可测性设计 | 第21-25页 |
2.2.1 扫描设计 | 第21-22页 |
2.2.2 内建自测试设计 | 第22-24页 |
2.2.3 边界扫描设计 | 第24-25页 |
2.3 故障诊断技术 | 第25页 |
2.4 本章小结 | 第25-26页 |
第3章 SoC集成扫描设计与逻辑内建自测试的DFT电路技术研究 | 第26-40页 |
3.1 概述 | 第26-27页 |
3.2 集成必要性及可行性分析 | 第27-29页 |
3.2.1 集成必要性分析 | 第27页 |
3.2.2 基于Mentor工具的集成可行性分析 | 第27-29页 |
3.3 基于Mentor工具的混合逻辑结构及工作原理 | 第29-30页 |
3.3.1 混合逻辑结构 | 第29页 |
3.3.2 混合逻辑工作原理 | 第29-30页 |
3.4 基于Mentor工具的TK/LBIST混合流程实现 | 第30-39页 |
3.4.1 测试点分析 | 第30-34页 |
3.4.1.1 测试点插入原则 | 第31-32页 |
3.4.1.2 实验结果 | 第32-34页 |
3.4.2 扫描链插入及未知态隔离 | 第34-35页 |
3.4.2.1 未知态隔离结构及意义 | 第34页 |
3.4.2.2 实验结果 | 第34-35页 |
3.4.3 EDT/LBIST混合IP逻辑生成及测试向量产生 | 第35-38页 |
3.4.3.1 混合IP基本结构生成 | 第35页 |
3.4.3.2 LBIST故障模拟与并行向量产生 | 第35-36页 |
3.4.3.3 LBIST串行测试向量生成 | 第36-37页 |
3.4.3.4 扫描测试向量生成 | 第37-38页 |
3.4.4 基于混合逻辑的测试项验证 | 第38-39页 |
3.4.4.1 验证准备工作 | 第38页 |
3.4.4.2 实验结果 | 第38-39页 |
3.5 本章小结 | 第39-40页 |
第4章 SoC芯片内嵌IP核的扫描测试结构研究 | 第40-52页 |
4.1 概述 | 第40页 |
4.2 长链结构方案分析 | 第40-41页 |
4.3 基于Mentor工具压缩结构方案分析及改进 | 第41-43页 |
4.3.1 压缩结构 | 第41-42页 |
4.3.2 压缩结构改进 | 第42-43页 |
4.3.3 改进压缩结构可行性分析 | 第43页 |
4.4 测试结构整合 | 第43-45页 |
4.5 测试结构实际应用 | 第45-47页 |
4.5.1 覆盖率统计 | 第45页 |
4.5.2 仿真结果分析 | 第45-47页 |
4.6 测试结构进一步改进 | 第47-51页 |
4.6.1 简化型测试隔离结构 | 第48-50页 |
4.6.2 实验及结果分析 | 第50-51页 |
4.7 本章小结 | 第51-52页 |
第5章 基于扫描链的SoC芯片硅后实速故障诊断技术研究 | 第52-64页 |
5.1 扫描实速测试原理 | 第52-54页 |
5.2 基于扫描链的故障诊断原理 | 第54-55页 |
5.2.1 链故障诊断 | 第54页 |
5.2.2 链时序故障 | 第54-55页 |
5.2.3 逻辑故障诊断 | 第55页 |
5.3 SoC芯片故障诊断平台 | 第55-60页 |
5.3.1 诊断平台 | 第55-56页 |
5.3.2 tessent diagnose工具简介 | 第56-58页 |
5.3.3 前期准备工作 | 第58-60页 |
5.3.3.1 日志转换脚本 | 第58-59页 |
5.3.3.2 诊断脚本 | 第59-60页 |
5.4 硅后诊断实际应用 | 第60-63页 |
5.4.1 加速机台测试调试过程的收敛 | 第60-62页 |
5.4.2 芯片频率问题 | 第62-63页 |
5.5 本章小结 | 第63-64页 |
第6章 结论 | 第64-67页 |
6.1 论文工作总结 | 第64-65页 |
6.2 后续工作展望 | 第65-67页 |
参考文献 | 第67-71页 |
附录A 攻读学位期间所发表的学术论文 | 第71-72页 |
致谢 | 第72页 |