基于0.18um CMOS工艺的时间数字转换器的设计与实现
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第11-15页 |
| 1.1 课题背景及意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-13页 |
| 1.3 本文的主要研究内容及结构安排 | 第13-15页 |
| 第2章 时间数字转换器的基本原理 | 第15-25页 |
| 2.1 TDC的基本原理 | 第15页 |
| 2.2 TDC的性能指标 | 第15-20页 |
| 2.2.1 静态参数 | 第15-18页 |
| 2.2.2 动态参数 | 第18-20页 |
| 2.3 时间数字转换器的分类 | 第20-24页 |
| 2.3.1 模拟时间数字转换器 | 第20页 |
| 2.3.2 门延时的时间数字转换器 | 第20-23页 |
| 2.3.3 低于门延时的时间数字转换器 | 第23-24页 |
| 2.4 本章小结 | 第24-25页 |
| 第3章 双通道游标TDC的前端设计 | 第25-37页 |
| 3.1 总体结构 | 第25-26页 |
| 3.2 测试电路设计 | 第26-28页 |
| 3.3 双通道游标延时线电路的设计 | 第28-31页 |
| 3.3.1 延时单元 | 第29-30页 |
| 3.3.2 D触发器 | 第30-31页 |
| 3.4 读出电路和编码电路的设计 | 第31-36页 |
| 3.4.1 半定制设计方法 | 第31-32页 |
| 3.4.2 读出电路 | 第32-33页 |
| 3.4.3 编码电路 | 第33页 |
| 3.4.4 模块的功能仿真 | 第33-34页 |
| 3.4.5 逻辑综合和动态仿真 | 第34-36页 |
| 3.5 本章小结 | 第36-37页 |
| 第4章 双通道游标TDC的物理设计和测试 | 第37-49页 |
| 4.1 TDC的物理设计 | 第37-43页 |
| 4.1.1 整体规划 | 第37-38页 |
| 4.1.2 测试电路 | 第38页 |
| 4.1.3 游标延时线电路 | 第38-39页 |
| 4.1.4 读出电路和编码电路 | 第39-42页 |
| 4.1.5 TDC的整体版图 | 第42-43页 |
| 4.2 后仿真 | 第43-45页 |
| 4.3 在片测试 | 第45-47页 |
| 4.4 本章小结 | 第47-49页 |
| 第5章 高性能TDC的设计 | 第49-61页 |
| 5.1 提升游标型TDC性能的常用方法 | 第49-52页 |
| 5.1.1 延时校准法 | 第49-51页 |
| 5.1.2 层次法 | 第51-52页 |
| 5.2 一种高性能TDC | 第52-55页 |
| 5.2.1 延时单元t的电路设计 | 第52-54页 |
| 5.2.2 高精度TDC的电路设计 | 第54-55页 |
| 5.3 高性能TDC的整体版图设计 | 第55-57页 |
| 5.4 后仿真 | 第57-59页 |
| 5.5 本章小结 | 第59-61页 |
| 第6章 总结和展望 | 第61-63页 |
| 6.1 工作总结 | 第61页 |
| 6.2 工作展望 | 第61-63页 |
| 致谢 | 第63-65页 |
| 参考文献 | 第65-67页 |
| 作者攻读硕士学位期间发表的论文 | 第67页 |
