| 致谢 | 第7-8页 |
| 摘要 | 第8-10页 |
| abstract | 第10-11页 |
| 第一章 绪论 | 第16-21页 |
| 1.1 研究背景和意义 | 第16-18页 |
| 1.2 国内外研究现状 | 第18-19页 |
| 1.3 本课题研究内容来源和结构安排 | 第19-21页 |
| 第二章 三维SoC的测试 | 第21-42页 |
| 2.1 可测试性设计 | 第21-30页 |
| 2.1.1 通用扫描设计 | 第21-22页 |
| 2.1.2 内建自测试 | 第22-23页 |
| 2.1.3 边界扫描测试 | 第23-25页 |
| 2.1.4 SoC的测试 | 第25-30页 |
| 2.2 三维集成电路简介 | 第30-36页 |
| 2.2.1 三维集成电路制造过程 | 第30-33页 |
| 2.2.2 三维集成电路的挑战 | 第33-34页 |
| 2.2.3 三维集成电路的测试流程 | 第34-35页 |
| 2.2.4 三维与二维集成电路测试的区别 | 第35-36页 |
| 2.3 三维SoC的测试 | 第36-41页 |
| 2.3.1 三维TAM与二维TAM的不同 | 第36-37页 |
| 2.3.2 三维测试外壳和二维测试外壳的不同 | 第37-39页 |
| 2.3.3 三维SoC的测试时间 | 第39-40页 |
| 2.3.4 三维SoC的测试方法 | 第40-41页 |
| 2.4 本章小结 | 第41-42页 |
| 第三章 在TSVs和测试衬垫数量限制下的三维测试外壳的优化方法 | 第42-49页 |
| 3.1 问题描述 | 第42-43页 |
| 3.2 具体算法 | 第43页 |
| 3.3 总体流程 | 第43-46页 |
| 3.3.1 待分配的扫描链小于绑定后测试外壳扫描链数量 | 第44-45页 |
| 3.3.2 待分配的扫描链大于等于绑定后测试外壳扫描链数量 | 第45-46页 |
| 3.4 实验 | 第46-48页 |
| 3.5 结论 | 第48-49页 |
| 第四章 在TSVs数量限制下三维测试外壳优化方法 | 第49-56页 |
| 4.1 问题定义 | 第49页 |
| 4.2 BGA算法流程 | 第49-53页 |
| 4.2.1 BFD算法优化绑定前的测试外壳扫描链 | 第50页 |
| 4.2.2 遗传算法优化绑定后的测试外壳扫描链 | 第50-53页 |
| 4.3 实验及结果 | 第53-54页 |
| 4.4 结论 | 第54-56页 |
| 第五章 三维IP核绑定前后总测试时间的优化 | 第56-64页 |
| 5.1 问题描述 | 第56页 |
| 5.2 本文方法 | 第56-61页 |
| 5.2.1 优化绑定后的测试时间 | 第56-57页 |
| 5.2.2 优化绑定前的测试时间 | 第57-61页 |
| 5.3 实验与结果 | 第61-62页 |
| 5.4 结论 | 第62-64页 |
| 第六章 总结和展望 | 第64-66页 |
| 6.1 总结 | 第64-65页 |
| 6.2 展望 | 第65-66页 |
| 参考文献 | 第66-70页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第70-71页 |
