CMOS高速锁相环设计
| 中文摘要 | 第1-4页 |
| 英文摘要 | 第4-7页 |
| 绪论 | 第7-12页 |
| 0．1 USB收发器单元UTM | 第7-9页 |
| 0．2 设计任务和方法 | 第9-10页 |
| 0．3 集成电路的工艺的选取 | 第10-12页 |
| 第一章 系统组成和工作原理 | 第12-16页 |
| 1．1 时钟恢复系统 | 第12页 |
| 1．2 锁相环（PLL） | 第12-14页 |
| 1．3 延迟锁相环（DLL） | 第14-16页 |
| 第二章 深亚微米电路设计 | 第16-26页 |
| 2．1 基本门电路性能分析 | 第16-20页 |
| 2．2 深亚微米高速集成电路设计 | 第20-26页 |
| 第三章 锁相环路电路设计 | 第26-45页 |
| 3．1 PLL基本模块 | 第26-36页 |
| 3．1．1 鉴相器 | 第26-28页 |
| 3．1．2 环路滤波器 | 第28-29页 |
| 3．1．3 压控振荡器VCO的设计 | 第29-33页 |
| 3．1．4 分频器的设计 | 第33-36页 |
| 3．2 DLL基本模块 | 第36-45页 |
| 3．2．1 延迟环节延迟单元设计 | 第36-38页 |
| 3．2．2 鉴相器 | 第38-41页 |
| 3．2．3 控制码生成器 | 第41-43页 |
| 3．2．4 相位选择器 | 第43-45页 |
| 第四章 锁相环路系统分析 | 第45-55页 |
| 4．1 PLL系统分析 | 第45-51页 |
| 4．1．1 相位模型 | 第45-46页 |
| 4．1．2 环路对输入信号的响应 | 第46-49页 |
| 4．1．3 环路对输入正弦相位信号的响应 | 第49-51页 |
| 4．2 DLL系统分析 | 第51-55页 |
| 4．2．1 DLL相位分析 | 第51-54页 |
| 4．2．2 延迟时间 | 第54-55页 |
| 第五章 版图设计与仿真 | 第55-62页 |
| 5．1 版图整体布局 | 第55页 |
| 5．2 版图设计的考虑因素 | 第55-58页 |
| 5．2．1 寄生电容 | 第55-56页 |
| 5．2．2 闩锁效应（latch-up） | 第56-57页 |
| 5．2．3 衬底串扰噪声 | 第57页 |
| 5．2．4 CMOS工艺相关规则 | 第57页 |
| 5．2．5 其它因素 | 第57-58页 |
| 5．3 模拟结果 | 第58-62页 |
| 5．3．1 PLL仿真 | 第58-59页 |
| 5．3．2 DLL仿真 | 第59-62页 |
| 总结 | 第62-63页 |
| 在学期间发表的论文 | 第63-64页 |
| 致谢 | 第64-65页 |
| 参考文献 | 第65-66页 |
