基于CML的高速串行发送器的研究与设计
| 摘要 | 第5-6页 |
| abstract | 第6页 |
| 第一章 绪论 | 第10-14页 |
| 1.1 课题研究背景及意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 本文的主要工作 | 第12-13页 |
| 1.4 本文的结构 | 第13-14页 |
| 第二章 高速发送器设计的理论基础 | 第14-24页 |
| 2.1 接.电路的实现技术 | 第14-19页 |
| 2.1.1 单端传输与差分传输 | 第14-16页 |
| 2.1.2 并行传输与串行传输 | 第16-17页 |
| 2.1.3 电压模式与电流模式 | 第17-19页 |
| 2.2 典型的高速接.实现方式 | 第19-23页 |
| 2.2.1 LVDS | 第19-21页 |
| 2.2.2 CML | 第21-23页 |
| 2.3 小结 | 第23-24页 |
| 第三章 高速发送器设计的总体考虑 | 第24-40页 |
| 3.1 信号完整性问题及应对措施 | 第24-30页 |
| 3.1.1 设计中的反射考虑 | 第24-26页 |
| 3.1.2 串扰的影响及设计优化 | 第26-29页 |
| 3.1.3 设计中电平波动的解决方法 | 第29-30页 |
| 3.2 均衡问题的分析与优化 | 第30-34页 |
| 3.2.1 传输损耗与符号间干扰 | 第30-32页 |
| 3.2.2 发送端优化——预加重技术 | 第32-34页 |
| 3.3 带宽问题与拓展技术 | 第34-39页 |
| 3.3.1 并联峰化技术 | 第34-37页 |
| 3.3.2 电容中和技术 | 第37-38页 |
| 3.3.3 有源负反馈技术 | 第38-39页 |
| 3.4 小结 | 第39-40页 |
| 第四章 高速串行发送器的电路设计 | 第40-56页 |
| 4.1 并串转换模块 | 第40-43页 |
| 4.1.1 并串转换总体电路 | 第40-43页 |
| 4.1.2 控制信号产生电路 | 第43页 |
| 4.2 信号处理模块 | 第43-50页 |
| 4.2.1 单端转差分电路 | 第44-47页 |
| 4.2.2 电平位移电路 | 第47-50页 |
| 4.3 驱动模块 | 第50-55页 |
| 4.3.1 CML驱动电路 | 第50-53页 |
| 4.3.2 传输线负载模型 | 第53-55页 |
| 4.4 小结 | 第55-56页 |
| 第五章 模块仿真与版图设计 | 第56-64页 |
| 5.1 发送器整体模块仿真 | 第56-61页 |
| 5.1.1 模块功能仿真 | 第57-58页 |
| 5.1.2 性能仿真与眼图分析 | 第58-61页 |
| 5.2 发送器版图设计 | 第61-63页 |
| 5.3 小结 | 第63-64页 |
| 第六章 结束语 | 第64-65页 |
| 6.1 本文总结 | 第64页 |
| 6.2 后续展望 | 第64-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-68页 |
| 作者在学期间取得的学术成果 | 第68-69页 |
