基于FPGA的可重构计算硬件平台设计与实现
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 课题研究背景 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-13页 |
| 1.2.1 国内外可重构硬件平台研究 | 第11-12页 |
| 1.2.2 可重构硬件平台的设计难点 | 第12-13页 |
| 1.3 课题研究的目的及意义 | 第13-14页 |
| 1.4 主要研究内容 | 第14-15页 |
| 第2章 可重构计算技术与平台设计方案 | 第15-29页 |
| 2.1 可重构计算工作原理 | 第15-16页 |
| 2.2 设计需求分析 | 第16-19页 |
| 2.2.1 基础硬件需求 | 第16-17页 |
| 2.2.2 数据交换及存储需求 | 第17页 |
| 2.2.3 SOPC 系统设计需求 | 第17-18页 |
| 2.2.4 功能及关键技术指标 | 第18-19页 |
| 2.3 总体设计方案 | 第19-28页 |
| 2.3.1 可重构器件选择 | 第20-21页 |
| 2.3.2 配置存储系统设计 | 第21-22页 |
| 2.3.3 电源系统设计 | 第22-23页 |
| 2.3.4 PCIe 接口设计 | 第23-24页 |
| 2.3.5 以太网接口设计 | 第24-26页 |
| 2.3.6 数据存储系统 | 第26-27页 |
| 2.3.7 可编程片上系统设计 | 第27-28页 |
| 2.4 本章小结 | 第28-29页 |
| 第3章 数据交换及存储设计 | 第29-43页 |
| 3.1 PCIe 接口 | 第29-34页 |
| 3.1.1 PCIe 通信原理 | 第29-30页 |
| 3.1.2 PCIe 硬件电路设计 | 第30-32页 |
| 3.1.3 PCIe 端点 IP 核配置 | 第32-34页 |
| 3.2 以太网接口 | 第34-40页 |
| 3.2.1 以太网通信原理 | 第34-36页 |
| 3.2.2 物理层实现 | 第36-37页 |
| 3.2.3 MAC 层实现 | 第37-39页 |
| 3.2.4 TCP/IP 协议栈 | 第39-40页 |
| 3.3 数据存储系统 | 第40-42页 |
| 3.3.1 DDR3 设计验证及设计规则 | 第40-41页 |
| 3.3.2 MPMC IP 核 | 第41-42页 |
| 3.4 本章小结 | 第42-43页 |
| 第4章 可重构 SOPC 系统设计 | 第43-52页 |
| 4.1 SOPC 系统设计 | 第43-46页 |
| 4.1.1 SOPC 系统工作原理 | 第43-44页 |
| 4.1.2 SOPC 系统基本要素 | 第44-46页 |
| 4.1.3 外设 IP 核 | 第46页 |
| 4.2 动态重配置接口 | 第46-47页 |
| 4.3 通用用户 IP 核框架设计 | 第47-51页 |
| 4.3.1 用户自定义 IP 核封装 | 第48-49页 |
| 4.3.2 通用用户 IP 核总体结构 | 第49-51页 |
| 4.4 本章小结 | 第51-52页 |
| 第5章 可重构计算硬件平台验证 | 第52-59页 |
| 5.1 PCIe 接口测试 | 第52-56页 |
| 5.1.1 测试环境及方法 | 第53-54页 |
| 5.1.2 测试结果及性能分析 | 第54-56页 |
| 5.2 以太网接口测试 | 第56-57页 |
| 5.3 数据存储及用户 IP 核测试 | 第57-58页 |
| 5.4 小结 | 第58-59页 |
| 结论 | 第59-60页 |
| 参考文献 | 第60-66页 |
| 附录 A | 第66-69页 |
| 攻读学位期间发表的学术论文 | 第69-70页 |
| 致谢 | 第70页 |
