一种应用于TDC的低抖动延迟锁相环电路设计
| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 研究背景与意义 | 第9页 |
| 1.2 国内外研究现状与发展趋势 | 第9-12页 |
| 1.2.1 国内外研究现状 | 第9-11页 |
| 1.2.2 发展趋势 | 第11-12页 |
| 1.3 研究内容与设计指标 | 第12-13页 |
| 1.3.1 研究内容 | 第12-13页 |
| 1.3.2 设计指标 | 第13页 |
| 1.4 本文组织结构 | 第13-15页 |
| 第二章 模拟型DLL理论基础 | 第15-27页 |
| 2.1 DLL小信号模型分析 | 第15-17页 |
| 2.1.1 DLL基本架构 | 第15-16页 |
| 2.1.2 DLL小信号线性模型 | 第16-17页 |
| 2.2 相位噪声与抖动模型 | 第17-19页 |
| 2.3 DLL相位噪声分析 | 第19-25页 |
| 2.3.1 DLL系统噪声源 | 第19-21页 |
| 2.3.2 DLL系统线性噪声传递模型 | 第21-22页 |
| 2.3.3 DLL模块噪声源分析 | 第22-24页 |
| 2.3.4 抑制DLL噪声的设计方法 | 第24-25页 |
| 2.4 本章小结 | 第25-27页 |
| 第三章 低抖动延迟锁相环电路设计 | 第27-49页 |
| 3.1 低抖动DLL系统设计 | 第27-31页 |
| 3.1.1 整体结构设计 | 第27-30页 |
| 3.1.2 各模块参数设计 | 第30-31页 |
| 3.2 启动控制电路设计 | 第31-32页 |
| 3.3 CP设计 | 第32-37页 |
| 3.3.1 CP的非理想因素 | 第32-33页 |
| 3.3.2 CP电路设计 | 第33-37页 |
| 3.4 PD电路设计 | 第37-40页 |
| 3.5 压控延迟线设计 | 第40-43页 |
| 3.5.1 延迟单元设计 | 第40-42页 |
| 3.5.2 压控延迟线仿真 | 第42-43页 |
| 3.6 系统仿真验证 | 第43-47页 |
| 3.7 本章小结 | 第47-49页 |
| 第四章 版图设计与后仿验证 | 第49-57页 |
| 4.1 DLL电路版图设计 | 第49-53页 |
| 4.1.1 模块版图设计 | 第49-51页 |
| 4.1.2 整体版图布局 | 第51-53页 |
| 4.2 电路后仿验证 | 第53-56页 |
| 4.3 本章小结 | 第56-57页 |
| 第五章 测试结果与分析 | 第57-69页 |
| 5.1 测试环境与平台 | 第57-59页 |
| 5.2 DLL测试数据与分析 | 第59-66页 |
| 5.2.1 输出时钟静态特性测试 | 第59-63页 |
| 5.2.2 输出时钟抖动性能测试 | 第63-66页 |
| 5.3 性能对比与结果分析 | 第66-67页 |
| 5.4 本章小结 | 第67-69页 |
| 第六章 总结与展望 | 第69-71页 |
| 6.1 总结 | 第69-70页 |
| 6.2 展望 | 第70-71页 |
| 参考文献 | 第71-75页 |
| 致谢 | 第75-77页 |
| 攻读硕士学位期间发表的论文 | 第77页 |
