| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 课题来源 | 第16页 |
| 1.2 研究背景 | 第16-17页 |
| 1.3 论文主要工作及研究成果 | 第17-18页 |
| 1.4 论文的组织结构 | 第18-19页 |
| 1.5 研究成果的先进性 | 第19-20页 |
| 第二章 功耗 | 第20-38页 |
| 2.1 功耗原理 | 第20-26页 |
| 2.1.1 静态功耗 | 第20-23页 |
| 2.1.2 动态功耗 | 第23-25页 |
| 2.1.3 功耗总结 | 第25-26页 |
| 2.2 低功耗设计技术 | 第26-35页 |
| 2.2.1 门控时钟技术(ClockGating) | 第27-29页 |
| 2.2.2 电源关断技术(PowerGating) | 第29-31页 |
| 2.2.3 多电压域技术(MultiVoltage) | 第31-33页 |
| 2.2.4 多阈值电压技术(MultiVT) | 第33-34页 |
| 2.2.5 动态电压频率调节技术(DVFS) | 第34-35页 |
| 2.2.6 电路功耗优化技术 | 第35页 |
| 2.3 UPF低功耗设计 | 第35-38页 |
| 第三章 南桥芯片及低功耗优化 | 第38-54页 |
| 3.1 南桥芯片 | 第38-41页 |
| 3.2 低功耗技术优化 | 第41页 |
| 3.3 针对特定结构的二次功耗优化 | 第41-49页 |
| 3.3.1 LNR | 第42-44页 |
| 3.3.2 DOI | 第44页 |
| 3.3.3 LEC | 第44-45页 |
| 3.3.4 SMW | 第45-47页 |
| 3.3.5 GMC | 第47页 |
| 3.3.6 FCE | 第47-48页 |
| 3.3.7 ODC | 第48-49页 |
| 3.4 依托时序仿真的二次功耗优化 | 第49-54页 |
| 3.4.1 MEM | 第50页 |
| 3.4.2 MUX | 第50-51页 |
| 3.4.3 REG | 第51页 |
| 3.4.4 CEC | 第51-54页 |
| 第四章 二次优化验证 | 第54-68页 |
| 4.1 优化场景 | 第54页 |
| 4.2 功耗计算 | 第54-57页 |
| 4.2.1 功耗分析工具 | 第54-55页 |
| 4.2.2 功耗计算实验流程 | 第55-57页 |
| 4.3 二次优化过程 | 第57-62页 |
| 4.3.1 ACPI | 第57-60页 |
| 4.3.2 芯片功耗 | 第60-61页 |
| 4.3.3 关键指标概述 | 第61-62页 |
| 4.4 优化验证 | 第62-68页 |
| 4.4.1 优化验证工具 | 第62-66页 |
| 4.4.2 优化验证结果 | 第66-68页 |
| 第五章 总结与展望 | 第68-70页 |
| 5.1 工作总结 | 第68-69页 |
| 5.2 研究展望 | 第69-70页 |
| 参考文献 | 第70-72页 |
| 致谢 | 第72-74页 |
| 作者简介 | 第74-75页 |
