| 摘要 | 第15-17页 |
| Abstract | 第17-18页 |
| 第一章 绪论 | 第19-39页 |
| 1.1 课题研究背景 | 第19-28页 |
| 1.1.1 纳米尺度下单粒子效应研究面临越来越大的挑战 | 第19-23页 |
| 1.1.2 计算机模拟评估系统成为抗辐射集成电路设计的必要环节 | 第23-24页 |
| 1.1.3 纳米尺度下组合电路成为软错误的主要来源 | 第24-28页 |
| 1.2 国内外相关研究现状与不足 | 第28-35页 |
| 1.2.1 组合电路软错误模拟分析技术 | 第28-30页 |
| 1.2.2 组合电路软错误试验测量技术 | 第30-33页 |
| 1.2.3 组合电路软错误加固技术 | 第33-35页 |
| 1.3 研究目标 | 第35页 |
| 1.4 本文的主要研究内容 | 第35-36页 |
| 1.5 本文的组织结构 | 第36-39页 |
| 第二章 脉冲窄化效应对组合电路软错误率的影响 | 第39-53页 |
| 2.1 相关研究 | 第39页 |
| 2.2 引入脉冲窄化效应的SET注入 | 第39-44页 |
| 2.2.1 综合和布局 | 第39-41页 |
| 2.2.2 脉冲窄化效应的距离模型 | 第41-44页 |
| 2.3 软错误率评估方法 | 第44-48页 |
| 2.3.1 SET的混合时序传播算法 | 第44-47页 |
| 2.3.2 软错误评估因子 | 第47-48页 |
| 2.4 模拟结果与讨论 | 第48-51页 |
| 2.4.1 脉冲窄化效应对软错误率的影响 | 第48-50页 |
| 2.4.2 单元布局与脉冲窄化效应的相关性 | 第50-51页 |
| 2.5 本章小结 | 第51-53页 |
| 第三章 多SET对组合电路软错误率的影响研究 | 第53-61页 |
| 3.1 相关研究 | 第53页 |
| 3.2 多SET敏感区建模 | 第53-55页 |
| 3.3 多SET敏感区的敏感性 | 第55-59页 |
| 3.3.1 多SET敏感区面积 | 第55-57页 |
| 3.3.2 多SET敏感区的产生概率 | 第57-58页 |
| 3.3.3 多SET敏感区的传播概率 | 第58-59页 |
| 3.4 模拟结果分析与讨论 | 第59-60页 |
| 3.5 本章小结 | 第60-61页 |
| 第四章 基于网格敏感区的组合电路软错误率计算方法 | 第61-75页 |
| 4.1 相关研究 | 第61页 |
| 4.2 有效敏感区及SET脉宽 | 第61-63页 |
| 4.3 重离子试验验证 | 第63-69页 |
| 4.3.1 测试芯片设计 | 第63-67页 |
| 4.3.2 测试系统 | 第67-68页 |
| 4.3.3 重离子试验结果验证 | 第68-69页 |
| 4.4 大规模组合电路的模拟结果与讨论 | 第69-73页 |
| 4.4.1 大规模组合电路模拟结果 | 第69-70页 |
| 4.4.2 周围晶体管的影响 | 第70-72页 |
| 4.4.3 敏感单元的选择 | 第72-73页 |
| 4.5 本章小结 | 第73-75页 |
| 第五章 基于粒子入射位置的组合电路软错误率评估技术 | 第75-93页 |
| 5.1 相关研究 | 第75页 |
| 5.2 基于入射位置的组合电路软错误率评估技术 | 第75-78页 |
| 5.2.1 基于入射位置的SET注入 | 第75-76页 |
| 5.2.2 软错误率分析框架 | 第76-78页 |
| 5.3 重离子试验验证 | 第78-81页 |
| 5.3.1 测试芯片设计 | 第78页 |
| 5.3.2 重离子试验和模拟结果比较 | 第78-81页 |
| 5.4 模拟结果与讨论 | 第81-91页 |
| 5.4.1 模拟结果 | 第81-83页 |
| 5.4.2 角度相关性 | 第83-85页 |
| 5.4.3 动态注与静态注入比较 | 第85-91页 |
| 5.5 本章小结 | 第91-93页 |
| 第六章 基于对称思想的组合电路软错误试验测量技术 | 第93-103页 |
| 6.1 相关研究 | 第93页 |
| 6.2 测量电路设计 | 第93-97页 |
| 6.2.1 反相器链SET动态测量电路 | 第93-94页 |
| 6.2.2 大规模组合电路软错误率测量电路 | 第94-96页 |
| 6.2.3 PMOS及NMOS电荷共享能力测量电路 | 第96-97页 |
| 6.3 测试芯片设计 | 第97-100页 |
| 6.3.1 反相器链SET动态测量电路实现 | 第97-98页 |
| 6.3.2 大规模组合电路软错误率测量电路实现 | 第98页 |
| 6.3.3 PMOS及NMOS电荷共享能力测量电路实现 | 第98-100页 |
| 6.3.4 整个测试芯片 | 第100页 |
| 6.4 试验结果与讨论 | 第100-101页 |
| 6.5 本章小结 | 第101-103页 |
| 第七章 多层次的组合电路软错误加固技术 | 第103-119页 |
| 7.1 相关研究 | 第103页 |
| 7.2 多层次加固方法概述 | 第103-110页 |
| 7.2.1 逻辑单元层：局部双模冗余技术 | 第104-105页 |
| 7.2.2 版图布局层：约束版图布局技术 | 第105-109页 |
| 7.2.3 电路结构层：基于Slack时间的加固技术 | 第109-110页 |
| 7.3 大规模组合电路多层次加固设计策略 | 第110-112页 |
| 7.3.1 基于Slack的敏感单元选取 | 第110页 |
| 7.3.2 多层次加固策略 | 第110-112页 |
| 7.4 模拟结果与讨论 | 第112-117页 |
| 7.4.1 模拟结果 | 第112-114页 |
| 7.4.2 基于时间冗余的SET加固技术 | 第114-117页 |
| 7.5 本章小结 | 第117-119页 |
| 第八章 结论与展望 | 第119-123页 |
| 8.1 本文所做的工作 | 第119-120页 |
| 8.2 下一步的研究工作 | 第120-123页 |
| 致谢 | 第123-125页 |
| 参考文献 | 第125-137页 |
| 作者在学期间取得的学术成果 | 第137-138页 |
