深亚微米超大规模集成电路可制造性研究与设计
| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第1章 绪论 | 第8-14页 |
| ·课题研究背景 | 第8-11页 |
| ·集成电路的发展概况 | 第8-9页 |
| ·集成电路制造面临的挑战 | 第9-11页 |
| ·深亚微米时代的可制造性设计问题 | 第11-12页 |
| ·可制造性设计研究现状 | 第12-13页 |
| ·论文主要工作及结构 | 第13-14页 |
| 第2章 集成电路工艺制造问题及良率损耗机理 | 第14-26页 |
| ·集成电路制造工艺概述 | 第14页 |
| ·集成电路工艺制造问题 | 第14-21页 |
| ·工艺可变性问题 | 第14-15页 |
| ·光刻问题 | 第15-17页 |
| ·化学机械抛光问题 | 第17-20页 |
| ·天线效应 | 第20-21页 |
| ·良率损耗机理 | 第21-24页 |
| ·随机良率损耗 | 第21-22页 |
| ·系统性误差良率损耗 | 第22-23页 |
| ·参数波动良率损耗 | 第23-24页 |
| ·本章小结 | 第24-26页 |
| 第3章 可制造性设计方案 | 第26-38页 |
| ·集成电路设计和制造的协同 | 第26-27页 |
| ·化学机械抛光问题的解决 | 第27-31页 |
| ·化学机械抛光区域填充 | 第28-29页 |
| ·叠层通孔最小区域填充 | 第29-31页 |
| ·宽金属开槽 | 第31页 |
| ·天线效应问题的解决 | 第31-33页 |
| ·全局布线 DFM | 第33-35页 |
| ·采用 OCV 模式进行时序收敛检查 | 第35-37页 |
| ·本章小结 | 第37-38页 |
| 第4章 可制造性设计流程及设计实例 | 第38-56页 |
| ·集成电路可制造设计流程 | 第38-42页 |
| ·传统物理设计流程 | 第38-40页 |
| ·加入可制造性设计的物理设计流程 | 第40-42页 |
| ·智能卡读卡器芯片简介 | 第42-43页 |
| ·智能卡读卡器芯片物理版图设计 | 第43-49页 |
| ·数据准备 | 第43页 |
| ·布局规划 | 第43-47页 |
| ·标准单元布局 | 第47-48页 |
| ·时钟树综合 | 第48页 |
| ·布线 | 第48-49页 |
| ·版图可制造性设计 | 第49-54页 |
| ·天线效应的预防 | 第49-51页 |
| ·通孔最小区域填充 | 第51页 |
| ·金属填充及宽金属开槽 | 第51-53页 |
| ·版图关键区域热点分析 | 第53-54页 |
| ·物理规则检查 | 第54页 |
| ·版图时序收敛检查 | 第54-55页 |
| ·本章小结 | 第55-56页 |
| 结论 | 第56-58页 |
| 参考文献 | 第58-60页 |
| 攻读硕士学位期间所发表的学术论文 | 第60-62页 |
| 致谢 | 第62页 |
