异构多核SoC中可重构并行处理单元设计与实现
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-8页 |
| 致谢 | 第8-11页 |
| 插图清单 | 第11-13页 |
| 表格清单 | 第13-14页 |
| 第一章 绪论 | 第14-18页 |
| ·技术背景 | 第14-15页 |
| ·研究现状 | 第15-17页 |
| ·课题来源 | 第17页 |
| ·论文结构 | 第17-18页 |
| 第二章 可重构技术研究与相关理论 | 第18-24页 |
| ·可重构技术 | 第18-21页 |
| ·三种计算方式 | 第18-19页 |
| ·可重构系统分类 | 第19-21页 |
| ·多核技术 | 第21页 |
| ·片上网络通讯技术 | 第21-23页 |
| ·本章小结 | 第23-24页 |
| 第三章 异构多核系统结构与可重构并行处理单元架构 | 第24-33页 |
| ·异构多核 SoC 系统结构 | 第24-25页 |
| ·三重网络 | 第25-29页 |
| ·通讯网络 | 第25-28页 |
| ·配置网络 | 第28页 |
| ·状态网络 | 第28-29页 |
| ·可重构并行处理单元架构 | 第29-32页 |
| ·系统特点 | 第29-30页 |
| ·可重构并行处理单元结构 | 第30-32页 |
| ·可重构并行处理单元工作原理 | 第32页 |
| ·本章小结 | 第32-33页 |
| 第四章 可重构并行处理单元 RTL 级设计 | 第33-54页 |
| ·可重构并行处理单元系统简述 | 第33页 |
| ·IEEE754-2008 标准 | 第33-34页 |
| ·基本概念 | 第33-34页 |
| ·浮点数存储格式 | 第34页 |
| ·可重构并行处理单元模块设计 | 第34-44页 |
| ·控制单元 | 第35-37页 |
| ·配置信息单元 | 第37-38页 |
| ·数据存储组织 | 第38页 |
| ·地址生成器 | 第38-42页 |
| ·交叉互联开关 Crossbar | 第42页 |
| ·处理单元 PE | 第42-44页 |
| ·浮点乘加单元 | 第44页 |
| ·可重构模式解析 | 第44-47页 |
| ·计算模式重构 | 第44-45页 |
| ·数据发送接收模式重构 | 第45-46页 |
| ·地址生成器重构 | 第46页 |
| ·处理单元(PE)可重构模式 | 第46-47页 |
| ·可重构并行处理单元配置字解析 | 第47-52页 |
| ·可重构并行处理单元资源消耗 | 第52-53页 |
| ·本章小结 | 第53-54页 |
| 第五章 可重构并行处理单元仿真验证与功能算法实现 | 第54-66页 |
| ·实验目的 | 第54页 |
| ·主要模块仿真 | 第54-57页 |
| ·控制模块 | 第54-55页 |
| ·配置信息模块 | 第55页 |
| ·地址生成器 | 第55-56页 |
| ·交叉开关与处理单元 PE | 第56-57页 |
| ·多核测试系统 | 第57-58页 |
| ·功能算法实现 | 第58-65页 |
| ·测试流程 | 第58-59页 |
| ·复数矩阵相加和数乘运算 | 第59-62页 |
| ·协方差矩阵 | 第62-65页 |
| ·本章小结 | 第65-66页 |
| 第六章 总结与展望 | 第66-67页 |
| ·总结 | 第66页 |
| ·展望 | 第66-67页 |
| 参考文献 | 第67-69页 |
| 攻读硕士学位期间发表的论文 | 第69-70页 |
