| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| abstract | 第9-10页 |
| 第一章 绪论 | 第17-22页 |
| 1.1 课题背景 | 第17-19页 |
| 1.1.1 传统CMOS器件 | 第17-18页 |
| 1.1.2 新兴纳米器件 | 第18-19页 |
| 1.2 目前QCA研究进展 | 第19-20页 |
| 1.3 本文的研究内容和论文结构 | 第20-22页 |
| 第二章 QCA简介 | 第22-37页 |
| 2.1 元胞 | 第22-23页 |
| 2.1.1 四量子点元胞 | 第22-23页 |
| 2.1.2 五量子点元胞 | 第23页 |
| 2.2 元胞之间的响应 | 第23-25页 |
| 2.3 时钟 | 第25-27页 |
| 2.3.1 转换 | 第26页 |
| 2.3.2 保持 | 第26-27页 |
| 2.3.3 释放 | 第27页 |
| 2.3.4 松弛 | 第27页 |
| 2.4 QCA电路的基本逻辑单元 | 第27-35页 |
| 2.4.1 直线传输线 | 第27-29页 |
| 2.4.2 反相器 | 第29-30页 |
| 2.4.3 择多门 | 第30-33页 |
| 2.4.4 交叉结构 | 第33-35页 |
| 2.5 QCA电路设计的仿真软件QCADesigner | 第35-36页 |
| 2.5.1 数字仿真引擎 | 第35页 |
| 2.5.2 非线性逼近仿真引擎 | 第35-36页 |
| 2.5.3 双稳态仿真引擎 | 第36页 |
| 2.6 本章小结 | 第36-37页 |
| 第三章 电路设计原则以及性能评估方法 | 第37-51页 |
| 3.1 QCA电路设计原则 | 第37-43页 |
| 3.1.1 一个时钟区域内的最小元胞数 | 第37-38页 |
| 3.1.2 一个时钟区域内的最大元胞数 | 第38页 |
| 3.1.3 最小线间距 | 第38-39页 |
| 3.1.4 反相器的设计原则 | 第39-41页 |
| 3.1.5 择多门的设计原则 | 第41-42页 |
| 3.1.6 交叉线的设计原则 | 第42-43页 |
| 3.2 较为完备的性能评估方法 | 第43-48页 |
| 3.2.1 面积 | 第43页 |
| 3.2.2 元胞数 | 第43页 |
| 3.2.3 元胞类型 | 第43页 |
| 3.2.4 交叉类型 | 第43-44页 |
| 3.2.5 时钟延迟 | 第44页 |
| 3.2.6 不可逆功耗 | 第44页 |
| 3.2.7 复杂度(Complexity) | 第44页 |
| 3.2.8 QCA成本(QCACost) | 第44页 |
| 3.2.9 能耗 | 第44-45页 |
| 3.2.10 可靠性 | 第45-47页 |
| 3.2.11 容错性 | 第47-48页 |
| 3.3 基于QCA的设计方法 | 第48-50页 |
| 3.3.1 基于QCA的自顶向下的设计方法 | 第48-49页 |
| 3.3.2 基于QCA的自底向上的设计方法 | 第49-50页 |
| 3.4 本章小结 | 第50-51页 |
| 第四章 全加器架构 | 第51-61页 |
| 4.1 三种全加器架构及其性能分析 | 第51-53页 |
| 4.2 由三种全加器架构分别搭建的加法器架构及其性能分析 | 第53-55页 |
| 4.3 全加器电路组成单元与整体电路可靠性的内在联系 | 第55-56页 |
| 4.4 基于全加器架构分析的QCA全加器设计 | 第56-60页 |
| 4.4.1 针对全加器的新型逻辑门 | 第56-57页 |
| 4.4.2 新型共面QCA全加器 | 第57-58页 |
| 4.4.3 QCA全加器的应用 | 第58-60页 |
| 4.5 本章小结 | 第60-61页 |
| 第五章 高容错性的QCA全加器设计以及应用 | 第61-75页 |
| 5.1 三输入择多门和五输入择多门的设计及其性能分析 | 第61-69页 |
| 5.2 由提出的择多门结构设计全加器结构及性能分析 | 第69-71页 |
| 5.3 全加器的应用 | 第71-74页 |
| 5.4 本章小结 | 第74-75页 |
| 第六章 总结与展望 | 第75-77页 |
| 6.1 本文总结 | 第75页 |
| 6.2 展望 | 第75-77页 |
| 参考文献 | 第77-81页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第81-82页 |
