适用于Serdes的插值型时钟数据恢复电路设计
| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7页 |
| 目录 | 第8-10页 |
| 1 引言 | 第10-12页 |
| 1.1 研究背景及意义 | 第10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.3 论文的主要工作及章节安排 | 第11-12页 |
| 2 时钟数据恢复电路的基本原理 | 第12-21页 |
| 2.1 串行链路简介 | 第12-13页 |
| 2.2 抖动综述 | 第13-18页 |
| 2.2.1 确定性抖动 | 第13-16页 |
| 2.2.2 随机抖动 | 第16-17页 |
| 2.2.3 抖动容限 | 第17页 |
| 2.2.4 抖动的测量 | 第17-18页 |
| 2.3 数据格式 | 第18-20页 |
| 2.3.1 RZ和NRZ数据 | 第18-19页 |
| 2.3.2 8B/10B编码 | 第19-20页 |
| 2.4 本章小结 | 第20-21页 |
| 3 时钟数据恢复电路的设计方法 | 第21-32页 |
| 3.1 CDR结构选择 | 第21-27页 |
| 3.1.1 基于锁相环的时钟数据恢复电路 | 第21-23页 |
| 3.1.2 基于延迟锁相环的时钟数据恢复电路 | 第23-24页 |
| 3.1.3 过采样模式时钟数据恢复电路 | 第24-25页 |
| 3.1.4 插值型时钟数据恢复电路 | 第25-26页 |
| 3.1.5 CDR电路结构对比与选择 | 第26-27页 |
| 3.2 插值型CDR核心模块分析 | 第27-30页 |
| 3.2.1 鉴相器 | 第27-28页 |
| 3.2.2 环路滤波器 | 第28-29页 |
| 3.2.3 相位插值器 | 第29-30页 |
| 3.3 设计指标分析 | 第30页 |
| 3.3.1 抖动指标 | 第30页 |
| 3.3.2 锁定时间 | 第30页 |
| 3.4 本章小结 | 第30-32页 |
| 4 插值型时钟数据恢复电路设计及仿真 | 第32-71页 |
| 4.1 插值型时钟数据恢复电路整体结构设计 | 第32-33页 |
| 4.2 各模块设计与仿真 | 第33-53页 |
| 4.2.1 采样模块 | 第33-38页 |
| 4.2.2 解串模块 | 第38-47页 |
| 4.2.3 环路滤波器 | 第47-48页 |
| 4.2.4 相位插值电路 | 第48-50页 |
| 4.2.5 时钟选择电路 | 第50-53页 |
| 4.3 CDR整体仿真 | 第53-67页 |
| 4.3.1 抖动模型设计 | 第54-57页 |
| 4.3.2 整体仿真结果 | 第57-67页 |
| 4.4 版图设计 | 第67-70页 |
| 4.4.1 版图设计中的关键效应 | 第67-68页 |
| 4.4.2 CDR部分版图设计 | 第68-70页 |
| 4.5 本章小结 | 第70-71页 |
| 5 结论 | 第71-72页 |
| 参考文献 | 第72-74页 |
| 作者简历及攻读硕士学位期间取得的研究成果 | 第74-76页 |
| 学位论文数据集 | 第76页 |
