65纳米工艺下百万门级处理器硬核的物理设计
| 中文摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第9-12页 |
| 1.1 论文背景 | 第9页 |
| 1.2 设计挑战 | 第9-10页 |
| 1.2.1 设计周期 | 第10页 |
| 1.2.2 时序收敛 | 第10页 |
| 1.2.3 多模式-多角落 | 第10页 |
| 1.2.4 低功耗设计 | 第10页 |
| 1.3 论文结构 | 第10-12页 |
| 第二章 设计准备 | 第12-19页 |
| 2.1 设计方法 | 第12-13页 |
| 2.2 设计流程 | 第13-14页 |
| 2.3 设计描述 | 第14-15页 |
| 2.4 设计目标 | 第15-16页 |
| 2.5 设计工具 | 第16-18页 |
| 2.6 本章小结 | 第18-19页 |
| 第三章 划分与规划 | 第19-25页 |
| 3.1 划分 | 第19页 |
| 3.2 布图规划 | 第19-24页 |
| 3.3 本章小结 | 第24-25页 |
| 第四章 布局 | 第25-43页 |
| 4.1 时序驱动 | 第25-35页 |
| 4.1.1 设计规则约束 | 第25-27页 |
| 4.1.2 互连参数 | 第27-30页 |
| 4.1.3 多场景模式 | 第30-33页 |
| 4.1.4 有用偏差 | 第33-35页 |
| 4.2 功耗驱动 | 第35-39页 |
| 4.3 拥塞驱动 | 第39-42页 |
| 4.3.1 合理规划布局区域 | 第39页 |
| 4.3.2 考虑拥塞的优化 | 第39-40页 |
| 4.3.3 扫描链重组 | 第40-42页 |
| 4.4 本章小结 | 第42-43页 |
| 第五章 时钟树综合 | 第43-54页 |
| 5.1 时序约束 | 第43-45页 |
| 5.2 时钟结构 | 第45页 |
| 5.3 时钟策略 | 第45-48页 |
| 5.4 时钟布线 | 第48-49页 |
| 5.5 时序分析 | 第49-52页 |
| 5.6 片上误差 | 第52页 |
| 5.7 脚本设置 | 第52-53页 |
| 5.8 本章小结 | 第53-54页 |
| 第六章 布线 | 第54-68页 |
| 6.1 短路违规 | 第55-57页 |
| 6.2 天线效应 | 第57-61页 |
| 6.2.1 天线效应的计算方式 | 第57-59页 |
| 6.2.2 calibre的验证方式 | 第59-60页 |
| 6.2.3 ICC模式设置 | 第60-61页 |
| 6.3 串扰效应 | 第61-65页 |
| 6.3.1 静态噪声 | 第61-63页 |
| 6.3.2 动态延时 | 第63-65页 |
| 6.4 可制造性设计 | 第65-67页 |
| 6.5 本章小结 | 第67-68页 |
| 第七章 时序的快速修复与收敛 | 第68-78页 |
| 7.1 分布式多场景分析 | 第69-71页 |
| 7.2 hold违例修复 | 第71-75页 |
| 7.2.1 自动修复 | 第71-72页 |
| 7.2.2 脚本修复 | 第72-75页 |
| 7.3 setup修复 | 第75-76页 |
| 7.4 本章小结 | 第76-78页 |
| 第八章 总结与展望 | 第78-79页 |
| 参考文献 | 第79-81页 |
| 致谢 | 第81页 |
