| 中文摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-11页 |
| 1.1 引言 | 第8页 |
| 1.2 选题背景 | 第8-9页 |
| 1.3 选题意义 | 第9-11页 |
| 第二章 版图设计工具简介 | 第11-15页 |
| 2.1 Cadence 软件介绍 | 第11页 |
| 2.2 Virtuoso 工具使用 | 第11-14页 |
| 2.3 Virtuoso 常用快捷键 | 第14-15页 |
| 第三章 CMOS 基本器件介绍 | 第15-24页 |
| 3.1 MOS 晶体管 | 第15-16页 |
| 3.2 电阻 | 第16-19页 |
| 3.3 电容 | 第19-20页 |
| 3.4 二极管 | 第20-22页 |
| 3.5 三极管 | 第22-24页 |
| 第四章 芯片失效的版图改良 | 第24-37页 |
| 4.1 ESD 原理、危害、版图预防和改良 | 第24-30页 |
| 4.1.1 ESD 的原理 | 第24-25页 |
| 4.1.2 ESD 的危害 | 第25-26页 |
| 4.1.3 ESD 的版图预防和改良 | 第26-30页 |
| 4.2 Latch Up 原理、危害、版图预防和改良 | 第30-37页 |
| 4.2.1 Latch Up 的原理 | 第30-31页 |
| 4.2.2 Latch Up 的危害 | 第31页 |
| 4.2.3 Latch Up 的版图预防和改良 | 第31-37页 |
| 第五章 版图设计的相关主题 | 第37-54页 |
| 5.1 版图设计中的匹配 | 第37-42页 |
| 5.1.1 晶体管的版图匹配设计 | 第37-39页 |
| 5.1.2 电阻的版图匹配设计 | 第39-40页 |
| 5.1.3 电容的版图匹配设计 | 第40页 |
| 5.1.4 三极管的版图匹配设计 | 第40-41页 |
| 5.1.5 版图匹配设计实例 | 第41-42页 |
| 5.2 Calibre 验证的技巧 | 第42-54页 |
| 5.2.1 Calibre 工具的 DRC 验证 | 第44-47页 |
| 5.2.2 Calibre 工具的 LVS 验证 | 第47-54页 |
| 第六章 总结与展望 | 第54-55页 |
| 6.1 总结 | 第54页 |
| 6.2 展望 | 第54-55页 |
| 参考文献 | 第55-57页 |
| 附录 | 第57-58页 |
| 致谢 | 第58-59页 |