| 致谢 | 第5-6页 |
| 摘要 | 第6-8页 |
| Abstract | 第8-9页 |
| 1 绪论 | 第22-42页 |
| 1.1 课题背景及研究意义 | 第22-24页 |
| 1.2 高速SerDes结构及CDR电路概述 | 第24-30页 |
| 1.2.1 SerDes系统及传输信道特性概述 | 第24-27页 |
| 1.2.2 时钟恢复电路结构概述 | 第27-30页 |
| 1.2.2.1 相位跟踪反馈环路结构 | 第27-29页 |
| 1.2.2.2 无反馈环路及无跟踪环路结构 | 第29-30页 |
| 1.3 国内外研究现状 | 第30-36页 |
| 1.3.1 国外相关研究 | 第30-32页 |
| 1.3.1.1 时钟数据恢复电路设计 | 第30-31页 |
| 1.3.1.2 PCB板上信道建模研究 | 第31-32页 |
| 1.3.2 国内相关研究 | 第32-35页 |
| 1.3.3 研究现状小结 | 第35-36页 |
| 1.4 本文解决的关键技术问题 | 第36-38页 |
| 1.5 本文主要工作与内容安排 | 第38-42页 |
| 2 基于物理模型的信道建模及仿真工具设计 | 第42-82页 |
| 2.1 研究背景及目标 | 第43-44页 |
| 2.1.1 信道建模方法 | 第43-44页 |
| 2.1.2 误码率估算方法 | 第44页 |
| 2.2 PCB板上信道建模 | 第44-60页 |
| 2.2.1 传输线模型 | 第45-48页 |
| 2.2.1.1 带状线与微带线 | 第46-47页 |
| 2.2.1.2 频率相关的相对介电常数 | 第47-48页 |
| 2.2.2 过孔模型 | 第48-51页 |
| 2.2.2.1 基于平行板阻抗-过孔电容的过孔等效电路 | 第49-51页 |
| 2.2.3 等效电路级联 | 第51-58页 |
| 2.2.3.1 传输线与过孔的矩阵表达 | 第52-53页 |
| 2.2.3.2 传输线与过孔级联 | 第53-54页 |
| 2.2.3.3 地孔 | 第54-55页 |
| 2.2.3.4 ABCD矩阵与S矩阵转换 | 第55-58页 |
| 2.2.4 信道仿真流程 | 第58-60页 |
| 2.3 信道建模工具与系统仿真工具级联 | 第60页 |
| 2.4 基于Q因子和互补误差函数的误码率估计方法 | 第60-66页 |
| 2.4.1 抖动分类及建模 | 第60-61页 |
| 2.4.2 基于Q因子的误码率估计方法 | 第61-66页 |
| 2.5 实验结果与分析 | 第66-79页 |
| 2.5.1 传输线实验 | 第66-67页 |
| 2.5.2 过孔与传输线信道 | 第67-69页 |
| 2.5.3 地孔实验 | 第69-71页 |
| 2.5.4 仿真速度对比 | 第71-72页 |
| 2.5.5 误码率仿真实验 | 第72-77页 |
| 2.5.6 信道长度扫描及全系统性能测试 | 第77-79页 |
| 2.6 相关工作 | 第79-80页 |
| 2.7 本章小结 | 第80-82页 |
| 3 时钟恢复电路及占空比校准电路设计 | 第82-122页 |
| 3.1 研究背景及目标 | 第83-87页 |
| 3.1.1 时钟数据恢复电路 | 第83-85页 |
| 3.1.2 时钟占空比校准电路 | 第85-87页 |
| 3.2 相位插值器型CDR设计 | 第87-100页 |
| 3.2.1 CDR整体结构 | 第87页 |
| 3.2.2 鉴相器设计 | 第87-94页 |
| 3.2.2.1 DFF非理想特性分析 | 第89-94页 |
| 3.2.3 解串器及分频器设计 | 第94-96页 |
| 3.2.4 相位旋转器设计 | 第96-99页 |
| 3.2.5 数字控制逻辑 | 第99-100页 |
| 3.3 时钟占空比校准电路设计 | 第100-107页 |
| 3.3.1 DCC整体结构 | 第100页 |
| 3.3.2 DCA和BUF | 第100-104页 |
| 3.3.3 LPF和DCD | 第104-107页 |
| 3.4 实验结果与分析 | 第107-117页 |
| 3.4.1 CML Latch迟滞效应分析 | 第107-109页 |
| 3.4.2 Phase Rotator线性度 | 第109-110页 |
| 3.4.3 CDR实验结果与分析 | 第110-114页 |
| 3.4.4 DCC实验结果及分析 | 第114-117页 |
| 3.5 相关工作 | 第117-121页 |
| 3.6 本章小结 | 第121-122页 |
| 4 应用于PAM-4信号的时钟恢复电路设计 | 第122-170页 |
| 4.1 研究背景和目标 | 第123-126页 |
| 4.1.1 PAM-4 CDR设计难点 | 第123-124页 |
| 4.1.2 主流PAM-4 CDR结构及不足 | 第124-126页 |
| 4.1.3 研究目标 | 第126页 |
| 4.2 基于Bang-Bang鉴相器的PAM-4 CDR设计 | 第126-132页 |
| 4.2.1 ADC采样电路 | 第127-129页 |
| 4.2.2 组合逻辑判决电路 | 第129-132页 |
| 4.3 PAM-4 SS-MMSE CDR设计 | 第132-144页 |
| 4.3.1 SS-MMSE CDR原理 | 第132-134页 |
| 4.3.2 PAM-4 SS-MMSE CDR鉴相器设计 | 第134-143页 |
| 4.3.2.1 斜率检测器设计 | 第135-138页 |
| 4.3.2.2 误差检测器设计 | 第138-140页 |
| 4.3.2.3 组合逻辑单元 | 第140-142页 |
| 4.3.2.4 时钟链 | 第142-143页 |
| 4.3.3 数字控制电路设计 | 第143-144页 |
| 4.4 实验结果与分析 | 第144-166页 |
| 4.4.1 SS-MMSE CDR时钟链延时 | 第144-145页 |
| 4.4.2 Bang-Bang及SS-MMSE PAM-4 CDR实验 | 第145-149页 |
| 4.4.3 不同均衡状况下的PAM-4 CDR实验 | 第149-165页 |
| 4.4.3.1 均衡与信道衰减匹配实验 | 第151-153页 |
| 4.4.3.2 过均衡实验 | 第153-154页 |
| 4.4.3.3 欠均衡实验 | 第154-155页 |
| 4.4.3.4 版图设计与后仿结果分析 | 第155-164页 |
| 4.4.3.5 PAM-4 CDR实验性能小结 | 第164-165页 |
| 4.4.4 CDR功耗评估 | 第165-166页 |
| 4.5 相关工作 | 第166-167页 |
| 4.6 本章小结 | 第167-170页 |
| 总结与展望 | 第170-172页 |
| 参考文献 | 第172-184页 |
| 作者攻读博士学位期间发表的论文 | 第184页 |
| 授权发明专利 | 第184页 |
| 作者攻读博士学位期间参与的科研工作 | 第184页 |
