| 英文缩写说明 | 第4-8页 |
| 摘要 | 第8-9页 |
| Abstract | 第9页 |
| 第一章 绪论 | 第10-15页 |
| 1.1 研究背景与意义 | 第10-12页 |
| 1.2 研究现状 | 第12-13页 |
| 1.3 论文主要内容和结构安排 | 第13-15页 |
| 第二章 WBAN协议的物理层建模与仿真分析 | 第15-31页 |
| 2.1 物理层概述 | 第15-20页 |
| 2.1.1 窄带物理层(Narrow Band) | 第15-18页 |
| 2.1.2 超宽带物理层(Ultra Wide Band) | 第18-19页 |
| 2.1.3 人体通信物理层(Human Body Communications) | 第19-20页 |
| 2.2 窄带物理层描述 | 第20-24页 |
| 2.2.1 物理层汇聚协议帧头(PLCP Header)的数据处理 | 第20页 |
| 2.2.2 物理层服务数据单元(PSDU)的数据处理 | 第20-21页 |
| 2.2.3 BCH(63,51)编码 | 第21-22页 |
| 2.2.4 差分相移键控DPSK | 第22-23页 |
| 2.2.5 平方根升余弦脉冲成形滤波器 | 第23-24页 |
| 2.3 窄带物理层的模型仿真 | 第24-30页 |
| 2.3.1 滤波器的性能分析 | 第25-27页 |
| 2.3.2 接收端灵敏度 | 第27-29页 |
| 2.3.3 差分相移键控的星座图 | 第29-30页 |
| 2.4 本章小结 | 第30-31页 |
| 第三章 WBAN窄带物理层硬件加速器 | 第31-48页 |
| 3.1 PHY硬件加速器顶层结构 | 第31页 |
| 3.2 BCH编码模块 | 第31-35页 |
| 3.2.1 并行BCH编码器 | 第32-33页 |
| 3.2.2 低阶位输入多项式除法寄存器 | 第33-34页 |
| 3.2.3 高阶位输入多项式除法寄存器 | 第34页 |
| 3.2.4 BCH(63,51)硬件结构 | 第34-35页 |
| 3.3 PLCP帧头检测序列HCS | 第35-36页 |
| 3.4 扩频和交织器 | 第36-39页 |
| 3.5 phy_frame模块的状态机控制 | 第39-40页 |
| 3.6 映射模块 | 第40-46页 |
| 3.6.1 FIR滤波器 | 第41-43页 |
| 3.6.2 差分相移键控模块 | 第43-46页 |
| 3.7 总线接口单元 | 第46-47页 |
| 3.8 本章小结 | 第47-48页 |
| 第四章 基带SoC系统设计 | 第48-53页 |
| 4.1 基带SoC的系统结构 | 第48-51页 |
| 4.1.1 硬件平台设计 | 第48-51页 |
| 4.1.2 软件平台设计 | 第51页 |
| 4.2 SoC系统的图形化配置界面 | 第51-52页 |
| 4.3 本章小结 | 第52-53页 |
| 第五章 基带SoC系统仿真与验证 | 第53-65页 |
| 5.1 PHY硬件加速器的功能仿真和FPGA验证 | 第53-55页 |
| 5.2 基带SoC的验证 | 第55-57页 |
| 5.3 PHY硬件加速器的ASIC实现结果分析 | 第57-64页 |
| 5.3.1 PHY硬件加速器综合后的面积和功耗 | 第58-60页 |
| 5.3.2 PHY硬件加速器布局布线后的面积和功耗 | 第60-63页 |
| 5.3.3 PHY硬件加速器设计结果与其它论文的比较 | 第63-64页 |
| 5.4 本章小结 | 第64-65页 |
| 第六章 总结与展望 | 第65-66页 |
| 参考文献 | 第66-69页 |
| 硕士学习期间录用和发表的学术论文 | 第69-70页 |
| 致谢 | 第70-71页 |
