第一章 绪论 | 第1-18页 |
第一节 低功耗设计动因 | 第7-9页 |
第二节 低功耗设计层次 | 第9-13页 |
1.2.1 低功耗设计层次 | 第9-11页 |
1.2.2 冗余抑制技术 | 第11-13页 |
第三节 RISC设计及其低功耗研究 | 第13-16页 |
1.3.1 RISC设计特点 | 第13-14页 |
1.3.2 RISC核的软硬件协同设计具体流程 | 第14-15页 |
1.3.3 微处理器功耗分析 | 第15-16页 |
第四节 论文的研究重点及章节安排 | 第16-18页 |
第二章 低功耗逻辑单元电路设计 | 第18-33页 |
第一节 CMOS电路的功耗分析及功耗估计 | 第19-22页 |
2.1.1 CMOS电路的功耗分析 | 第19-21页 |
2.1.2 基于PSPICE模拟的功耗估计方法 | 第21-22页 |
第二节 低功耗单边沿触发器逻辑设计 | 第22-27页 |
2.2.1 单闩锁结构的边沿触发器逻辑设计 | 第22-25页 |
2.2.2 简化维持阻塞型边沿触发器逻辑设计 | 第25-27页 |
第三节 三值单边沿触发器逻辑设计 | 第27-32页 |
2.3.1 三值D型维持阻塞触发器 | 第28-29页 |
2.3.2 三值时钟信号竞争型边沿触发器 | 第29-32页 |
第四节 本章小结 | 第32-33页 |
第三章 基于冗余抑制技术的低功耗逻辑设计 | 第33-50页 |
第一节 双边沿触发器逻辑设计 | 第34-39页 |
3.1.1 单边沿触发器与双边沿触发器 | 第35-38页 |
3.1.2 使用双边沿触发器的时序电路设计 | 第38-39页 |
第二节 门控时钟时序电路设计 | 第39-44页 |
3.2.1 用非触发信号来门控时钟 | 第40-42页 |
3.2.2 采用衍生时钟的时序电路设计 | 第42-44页 |
第三节 利用冗余态的优先编码多码状态分配设计 | 第44-49页 |
3.3.1 利用冗余态的优先编码 | 第44-47页 |
3.3.2 多码状态分配决定 | 第47-49页 |
第四节 本章小结 | 第49-50页 |
第四章 超标量RISC体系结构分析与设计实例 | 第50-75页 |
第一节 超标量RISC处理器工作原理 | 第50-59页 |
4.1.1 超标量RISC流水线体系结构 | 第50-53页 |
4.1.2 超标量取指、控制相关处理 | 第53-55页 |
4.1.3 超标量译码、寄存器异名、指令分配 | 第55页 |
4.1.4 超标量指令发射 | 第55-57页 |
4.1.5 超标量指令并行执行 | 第57-58页 |
4.1.6 超标量指令交付 | 第58页 |
4.1.7 超标量存储器层次安排 | 第58-59页 |
第二节 当前超标量微处理器产品及其发展方向介绍 | 第59-64页 |
4.2.1 当前超标量微处理器产品介绍 | 第59-62页 |
4.2.2 微处理器技术发展简介 | 第62-64页 |
第三节 定点32bit超标量RISC核设计实例 | 第64-73页 |
4.3.1 超标量RISC核指令集 | 第65-66页 |
4.3.2 超标量RISC核流水线结构 | 第66-67页 |
4.3.3 超标量RISC核数据通路和控制部件模块化设计 | 第67-70页 |
4.3.4 存储器层次设计 | 第70-72页 |
4.3.5 异常(中断)处理Exception handling | 第72-73页 |
第四节 本章小结 | 第73-75页 |
第五章 RISC设计中的低功耗研究 | 第75-89页 |
第一节 微处理器指令体系结构的低功耗分析 | 第76-79页 |
5.1.1 RISC指令集复杂度分析 | 第76-78页 |
5.1.2 指令集降低功耗的其他考虑 | 第78-79页 |
第二节 RISC结构的低功耗分析 | 第79-82页 |
5.2.1 流水结构、数据通路功耗分析 | 第80页 |
5.2.2 存储器高速缓存cache设计功耗分析 | 第80-82页 |
第三节 降低系统工作电压 | 第82-84页 |
第四节 动态降低功耗设计方法 | 第84-88页 |
第五节 本章小结 | 第88-89页 |
全文总结 | 第89-90页 |
参考文献 | 第90-98页 |
作者攻读博士学位期间发表或录用的论文 | 第98页 |
作者攻读博士学位期间参加的科研工作 | 第98-99页 |
作者攻读博士学位期间获得的各项荣誉 | 第99-100页 |
致谢 | 第100页 |