| 摘要 | 第1-5页 |
| ABSTRACT | 第5-7页 |
| 目录 | 第7-9页 |
| 第一章 绪论 | 第9-25页 |
| ·SOC设计概述 | 第9-17页 |
| ·工艺和设计方法的发展 | 第9-10页 |
| ·SOC的出现 | 第10页 |
| ·SOC的特点 | 第10-11页 |
| ·SOC的设计流程 | 第11-12页 |
| ·SOC设计面临的挑战 | 第12-17页 |
| ·SOC设计中的连线问题 | 第17-22页 |
| ·连线性能受工艺发展的影响 | 第18-19页 |
| ·连线时延对SOC设计的影响 | 第19-22页 |
| ·本文的内容安排和主要研究成果 | 第22-25页 |
| 第二章 连线设计 | 第25-43页 |
| ·连线的电学特性 | 第25-27页 |
| ·电阻 | 第25-26页 |
| ·电容 | 第26-27页 |
| ·电感 | 第27页 |
| ·连线对电路性能的影响 | 第27-34页 |
| ·门延模型 | 第28-31页 |
| ·连线时延 | 第31-32页 |
| ·流水级RTL结构 | 第32-33页 |
| ·信号耦合噪声 | 第33-34页 |
| ·连线性能的优化 | 第34-42页 |
| ·最优时延 | 第34-37页 |
| ·时延与能量的关系 | 第37-39页 |
| ·最优时延能量积 | 第39-40页 |
| ·设计实例 | 第40-42页 |
| ·本章小结 | 第42-43页 |
| 第三章 跨模块的路径时延估计和优化 | 第43-63页 |
| ·全局连线的电路模型和分类 | 第43-44页 |
| ·全局连线的电路模型 | 第43-44页 |
| ·全局连线的分类 | 第44页 |
| ·扇出数为1的全局连线 | 第44-46页 |
| ·扇出数为1的跨模块的路径时延计算模型 | 第45页 |
| ·扇出数为1的跨模块的路径优化模型 | 第45-46页 |
| ·多扇出数的全局连线 | 第46-57页 |
| ·多扇出数的跨模块的路径时延计算模型 | 第47-49页 |
| ·多扇出数的跨模块的最优路径时延 | 第49-51页 |
| ·多扇出数的跨模块的最优路径时延能量积 | 第51-54页 |
| ·多扇出数连线网络的拓扑结构 | 第54-57页 |
| ·设计实例 | 第57-61页 |
| ·用提出的模型进行优化 | 第58-59页 |
| ·与版图设计工具的优化结果比较 | 第59-61页 |
| ·本章小结 | 第61-63页 |
| 第四章 层次式版图设计 | 第63-87页 |
| ·展平式版图设计 | 第63-64页 |
| ·层次式版图设计 | 第64-71页 |
| ·物理层次重构 | 第65-68页 |
| ·布局规划 | 第68-69页 |
| ·约束分配 | 第69-70页 |
| ·时序模型 | 第70-71页 |
| ·层次式时钟综合的实现 | 第71页 |
| ·传统设计流程 | 第71-72页 |
| ·SOC设计新流程 | 第72-75页 |
| ·新流程简介 | 第73-74页 |
| ·新流程中的时序收敛 | 第74-75页 |
| ·设计实例 | 第75-86页 |
| ·ADTB_C芯片的系统结构 | 第75-81页 |
| ·ADTB_C芯片的版图设计 | 第81-86页 |
| ·本章小结 | 第86-87页 |
| 第五章 区域约束式版图设计 | 第87-101页 |
| ·区域约束式版图设计流程 | 第87-89页 |
| ·线负载模型与模块大小、形状的关系 | 第89-98页 |
| ·逻辑综合阶段的连线模型——线负载模型 | 第89-91页 |
| ·线负载模型与模块大小、形状的关系 | 第91-98页 |
| ·设计实例与实验结果 | 第98-100页 |
| ·布局规划和区域约束生成 | 第98页 |
| ·线负载模型生成 | 第98-100页 |
| ·版图生成 | 第100页 |
| ·本章小结 | 第100-101页 |
| 全文工作总结和展望 | 第101-103页 |
| 参考文献 | 第103-109页 |
| 攻读博士学位期间发表的论文 | 第109-110页 |
| 攻读博士学位期间参加的科研工作 | 第110-111页 |
| 致谢 | 第111-113页 |
| 附录A 逻辑综合阶段的时延计算模型 | 第113-115页 |
| 附录B 连接点在不同位置时多扇出数跨模块路径的时延计算公式 | 第115-118页 |