基于PXIe总线的高速数字I/O硬件设计与实现
| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 第1章：绪论 | 第10-14页 |
| 1.1 课题研究背景及研究意义 | 第10-11页 |
| 1.2 国内外发展现状 | 第11-12页 |
| 1.3 论文结构 | 第12页 |
| 1.4 技术难点及关键问题 | 第12-14页 |
| 第2章：数字I/O模块方案设计 | 第14-32页 |
| 2.1 模块设计指标要求 | 第14页 |
| 2.2 系统总体介绍 | 第14-15页 |
| 2.3 数字I/O模块总体方案设计 | 第15-16页 |
| 2.4 PXIe单元设计 | 第16-18页 |
| 2.5 FPGA控制单元设计 | 第18-22页 |
| 2.5.1 FPGA选型 | 第18-20页 |
| 2.5.2 FPGA配置方案选择 | 第20-22页 |
| 2.6 板卡存储单元设计 | 第22-25页 |
| 2.6.1 存储芯片选择 | 第22-24页 |
| 2.6.2 存储芯片控制器 | 第24-25页 |
| 2.7 逻辑电平切换单元设计 | 第25-27页 |
| 2.8 系统电源设计 | 第27-30页 |
| 2.8.1 板卡功耗分析 | 第28页 |
| 2.8.2 电源输出纹波 | 第28-29页 |
| 2.8.3 电源芯片选择 | 第29-30页 |
| 2.9 本章小节 | 第30-32页 |
| 第3章:数字I/O模块硬件设计 | 第32-50页 |
| 3.1 系统总体框图 | 第32页 |
| 3.2 FPGA配置电路设计 | 第32-35页 |
| 3.3 DDR2 SDRAM电路设计 | 第35-41页 |
| 3.3.1 单端信号线端接 | 第37-39页 |
| 3.3.2 差分信号线端接 | 第39-41页 |
| 3.4 PXIe电路设计 | 第41-43页 |
| 3.4.1 数据链路 | 第41-43页 |
| 3.4.2 收发器电源 | 第43页 |
| 3.5 并行数据触发及同步电路 | 第43-44页 |
| 3.6 FPGA去耦网络设计 | 第44-48页 |
| 3.6.1 去耦网络分析 | 第45-46页 |
| 3.6.2 去耦网络设计 | 第46-48页 |
| 3.7 本章小节 | 第48-50页 |
| 第4章：数字I/O模块PCB设计 | 第50-74页 |
| 4.1 高速PCB设计 | 第50-51页 |
| 4.1.1 高速电路定义 | 第50页 |
| 4.1.2 高速信号的确定 | 第50页 |
| 4.1.3 高速PCB设计流程 | 第50-51页 |
| 4.2 板级仿真 | 第51-53页 |
| 4.2.1 仿真模型 | 第52-53页 |
| 4.3 板卡分层 | 第53-54页 |
| 4.4 板卡布局 | 第54-57页 |
| 4.5 板卡布线 | 第57-73页 |
| 4.5.1 阻抗控制 | 第57-58页 |
| 4.5.2 走线原则 | 第58页 |
| 4.5.3 蛇形走线 | 第58-59页 |
| 4.5.4 DDR2 SDRAM走线设计 | 第59-69页 |
| 4.5.5 PXIe布线规则 | 第69-72页 |
| 4.5.6 电源与地 | 第72-73页 |
| 4.6 本章小节 | 第73-74页 |
| 第5章：系统功能调试 | 第74-84页 |
| 5.1 电源系统调试 | 第74页 |
| 5.2 FPGA配置单元调试 | 第74-76页 |
| 5.3 I2C调试 | 第76-77页 |
| 5.4 DDR2 SDRAM调试 | 第77-78页 |
| 5.5 系统联调 | 第78-82页 |
| 5.6 本章小节 | 第82-84页 |
| 第6章：总结与展望 | 第84-86页 |
| 6.1 结论 | 第84-85页 |
| 6.2 展望 | 第85-86页 |
| 附录 | 第86-88页 |
| 参考文献 | 第88-92页 |
| 攻读硕士学位期间所取得的研究成果 | 第92-94页 |
| 致谢 | 第94页 |
