基于电子系统级的C*CORE处理器建模
| 摘要 | 第1-4页 |
| ABSTRACT | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·指令集仿真器介绍 | 第8页 |
| ·指令集仿真器分类 | 第8-10页 |
| ·国内外研究现状 | 第10-12页 |
| ·课题意义 | 第12页 |
| ·本文的主要研究内容 | 第12-13页 |
| 第二章 电子系统级设计 | 第13-23页 |
| ·ESL 设计概念 | 第13页 |
| ·ESL 设计流程 | 第13-15页 |
| ·事务级建模 | 第15-19页 |
| ·事务级建模介绍 | 第15-16页 |
| ·事务级建模标准的发展 | 第16-19页 |
| ·SystemC 建模语言 | 第19-20页 |
| ·SystemC 模块 | 第19-20页 |
| ·SystemC 进程 | 第20页 |
| ·SoCLib 的ESL 仿真平台 | 第20-21页 |
| ·VCI 协议 | 第21-22页 |
| ·VCI 协议介绍 | 第21页 |
| ·VCI 协议分类 | 第21-22页 |
| ·本章小结 | 第22-23页 |
| 第三章 C*CORE 处理器综述 | 第23-27页 |
| ·C*CORE 处理器主要特点 | 第23页 |
| ·编程模式 | 第23-24页 |
| ·异常处理 | 第24-26页 |
| ·C*CORE 处理器异常类型 | 第24-25页 |
| ·C*CORE 处理器异常处理流程 | 第25-26页 |
| ·本章小结 | 第26-27页 |
| 第四章 C*CORE 处理器混合模型的设计 | 第27-46页 |
| ·C*CORE 混合模型的设计 | 第27页 |
| ·C*CORE ISS 的实现方法 | 第27-37页 |
| ·处理器状态模块 | 第28-30页 |
| ·指令流水模块 | 第30-35页 |
| ·存储模块 | 第35页 |
| ·异常处理模块 | 第35-37页 |
| ·周期精确的Cache 模型 | 第37-45页 |
| ·数据状态机的设计 | 第38-39页 |
| ·命令操作状态机的设计 | 第39-42页 |
| ·Cache 映射策略 | 第42-43页 |
| ·替换算法 | 第43-44页 |
| ·写策略 | 第44-45页 |
| ·本章小结 | 第45-46页 |
| 第五章 实验及其分析 | 第46-51页 |
| ·基于SoCLib 的虚拟仿真平台 | 第46-47页 |
| ·验证平台 | 第47页 |
| ·平台功能的验证 | 第47-48页 |
| ·实验结果 | 第48-50页 |
| ·本章小结 | 第50-51页 |
| 第六章 总结与展望 | 第51-52页 |
| ·总结 | 第51页 |
| ·展望 | 第51-52页 |
| 参考文献 | 第52-55页 |
| 发表论文和参加科研情况说明 | 第55-56页 |
| 致谢 | 第56页 |
