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面向异构多核系统的层次化存储结构设计与优化

致谢第7-8页
摘要第8-9页
abstract第9-10页
第1章 绪论第17-22页
    1.1 研究背景第17-18页
    1.2 研究现状第18-20页
    1.3 主要研究内容第20页
    1.4 课题来源第20页
    1.5 论文结构第20-22页
第2章 存储器接口环境介绍第22-30页
    2.1 目标系统架构介绍第22-26页
        2.1.1 片上网络通讯架构第22-25页
        2.1.2 主控制器第25页
        2.1.3 运算类IP第25-26页
        2.1.4 存储类IP第26页
        2.1.5 接口通讯类IP第26页
    2.2 存储器设计需求分析第26-29页
        2.2.1 用户编程需求第26-28页
        2.2.2 带宽需求第28页
        2.2.3 布局需求第28-29页
    2.3 本章小结第29-30页
第3章 层次化存储结构设计方案第30-45页
    3.1 存储器接口设计方案综述第30-31页
    3.2 存储空间划分第31-32页
    3.3 地址通道设计方案第32-41页
        3.3.1 数据组织形式第32-34页
        3.3.2 访问模式第34-37页
        3.3.3 地址通道管理机制第37-38页
        3.3.4 指令字格式第38页
        3.3.5 任务仲裁分发机制第38-41页
    3.4 数据通道设计方案第41-43页
        3.4.1 多数据通道并行访存模型第41页
        3.4.2 并行访存原理第41-42页
        3.4.3 时间片轮转调度算法第42-43页
    3.5 数据端口冲突问题分析第43-44页
    3.6 本章小结第44-45页
第4章 层次化存储结构设计实现第45-63页
    4.1 存储器接口整体结构第45-46页
    4.2 多层片上网络接口单元第46-50页
        4.2.1 配置层网络接口单元第46页
        4.2.2 状态层网络接口单元第46-48页
        4.2.3 主数据网络接口单元第48-50页
        4.2.4 广播层网络接口单元第50页
    4.3 控制通路第50-54页
        4.3.1 地址通道管理单元第50-53页
        4.3.2 任务管理器第53-54页
    4.4 数据通路第54-60页
        4.4.1 数据通道单元第54-56页
        4.4.2 数据通道仲裁调度单元第56-57页
        4.4.3 存储控制单元第57-59页
        4.4.4 关键FIFO参数汇总第59-60页
    4.5 资源消耗第60-62页
    4.6 本章小结第62-63页
第5章 多通道FIFO设计第63-76页
    5.1 FIFO介绍第63-64页
    5.2 FIFO存储组织方式第64-65页
        5.2.1 通用FIFO存储组织方式第64-65页
        5.2.2 MFMR存储组织策略第65页
    5.3 MFMR并行访存策略第65-66页
    5.4 MFMR方案架构第66-69页
        5.4.1 LWBRMFMR基本架构第67-68页
        5.4.2 访存请求对齐第68页
        5.4.3 地址空间映射规则第68-69页
        5.4.4 并行满标志的产生第69页
    5.5 BWLRMFMR基本架构第69-70页
    5.6 实验分析第70-75页
        5.6.1 资源耗用第70-72页
        5.6.2 性能分析第72-75页
    5.7 应用场景第75页
    5.8 本章小结第75-76页
第6章 测试验证第76-90页
    6.1 功能验证第76-78页
    6.2 性能测试第78-89页
        6.2.1 相关概念定义第78页
        6.2.2 实验方案第78-89页
    6.3 本章小结第89-90页
第7章 总结与展望第90-92页
    7.1 总结第90-91页
    7.2 展望第91-92页
参考文献第92-95页
攻读硕士学位期间的学术活动及成果情况第95-96页

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