高速数据采集系统设计与实现
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第一章 引言 | 第9-13页 |
| 1.1 课题研究背景 | 第9-10页 |
| 1.2 国内外研究现状 | 第10页 |
| 1.3 课题研究意义 | 第10-12页 |
| 1.4 论文主要安排及结构 | 第12-13页 |
| 第二章 高速数据采集系统的总体设计 | 第13-25页 |
| 2.1 系统总体方案 | 第13页 |
| 2.2 系统各个模块方案 | 第13-17页 |
| 2.2.1 系统时钟模块设计 | 第13-14页 |
| 2.2.2 高速ADC模块设计 | 第14-15页 |
| 2.2.3 高速DAC模块设计 | 第15-16页 |
| 2.2.4 以太网模块设计 | 第16-17页 |
| 2.3 系统主要器件选型 | 第17-24页 |
| 2.3.1 高速ADC器件选型 | 第17-19页 |
| 2.3.2 高速DAC器件选型 | 第19-20页 |
| 2.3.3 锁相环器件选型 | 第20-21页 |
| 2.3.4 FPGA器件选型 | 第21-22页 |
| 2.3.5 以太网物理层器件选型 | 第22-23页 |
| 2.3.6 板载处理器选型 | 第23-24页 |
| 2.4 本章总结 | 第24-25页 |
| 第三章 系统控制器设计与实现 | 第25-31页 |
| 3.1 时钟模块原理图设计 | 第25-27页 |
| 3.2 PLL锁相环芯片配置 | 第27-28页 |
| 3.3 PHY芯片硬件接口配置 | 第28-30页 |
| 3.4 本章总结 | 第30-31页 |
| 第四章 高速ADC模块设计与实现 | 第31-44页 |
| 4.1 ADC模块原理图设计 | 第31-33页 |
| 4.2 配置ADC芯片工作模式 | 第33-38页 |
| 4.3 FPGA处理采样数据模块 | 第38-43页 |
| 4.3.1 数据接收模块 | 第38-39页 |
| 4.3.2 统一时钟域模块 | 第39-40页 |
| 4.3.3 通道同步模块 | 第40-43页 |
| 4.4 本章总结 | 第43-44页 |
| 第五章 高速DAC模块的设计与实现 | 第44-52页 |
| 5.1 DAC模块原理图设计 | 第44-45页 |
| 5.2 FPGA处理数据模块 | 第45-51页 |
| 5.2.1 时钟模块 | 第46页 |
| 5.2.2 数据存储模块 | 第46-48页 |
| 5.2.3 地址发生器模块 | 第48-49页 |
| 5.2.4 数据交织模块 | 第49-51页 |
| 5.2.5 数据传输模块 | 第51页 |
| 5.3 本章总结 | 第51-52页 |
| 第六章 以太网模块的设计与实现 | 第52-59页 |
| 6.1 以太网模块原理图设计 | 第52-53页 |
| 6.2 PHY接口 | 第53-54页 |
| 6.3 FPGA以太网模块 | 第54-58页 |
| 6.3.1 MACIP软核 | 第54-55页 |
| 6.3.2 MAC功能配置 | 第55-57页 |
| 6.3.3 以太网的传输 | 第57-58页 |
| 6.4 本章总结 | 第58-59页 |
| 第七章 系统测试与结果分析 | 第59-65页 |
| 7.1 模块测试与分析 | 第59-63页 |
| 7.1.1 高速ADC模块验证 | 第59-60页 |
| 7.1.2 高速DAC模块验证 | 第60-61页 |
| 7.1.3 以太网模块验证 | 第61-63页 |
| 7.2 系统测试与分析 | 第63-64页 |
| 7.3 本章总结 | 第64-65页 |
| 第八章 总结与展望 | 第65-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-70页 |
