| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第6-9页 |
| 1.1 前言 | 第6-7页 |
| 1.2 读出电路国内外现状及发展趋势 | 第7-8页 |
| 1.3 论文主要内容和组织结构 | 第8-9页 |
| 第二章 读出电路方案研究 | 第9-16页 |
| 2.1 传感器阵列读出电路性能指标 | 第9-10页 |
| 2.1.1 读出信噪比 | 第9页 |
| 2.1.2 读出动态范围 | 第9-10页 |
| 2.1.3 读出速率、积分时间和功耗 | 第10页 |
| 2.1.4 电荷存储能力 | 第10页 |
| 2.2 读出信号处理电路阵列架构 | 第10-11页 |
| 2.3 模数转换器类型的选择 | 第11-12页 |
| 2.4 相关双采样(CDS) | 第12-13页 |
| 2.5 本文芯片架构以及设计指标 | 第13-15页 |
| 2.6 本章小结 | 第15-16页 |
| 第三章 列并行单斜率积分型模数转换器研究 | 第16-38页 |
| 3.1 列并行两步单斜率积分型模数转换器(TWO-STEP-SSADC) | 第16-21页 |
| 3.1.1 为什么不使用差分方案 | 第19-20页 |
| 3.1.2 为什么要用DAC做Vramp信号发生器 | 第20-21页 |
| 3.2 非理想因素的影响 | 第21-34页 |
| 3.2.1 两步转换开关注入与时钟馈通影响分析计算 | 第21-32页 |
| 3.2.2 存储电容阵列噪声分析计算 | 第32-33页 |
| 3.2.3 SSADC的MATLAB建模与仿真 | 第33-34页 |
| 3.3 校准方法 | 第34-36页 |
| 3.4 TWO-STEP SSADC电压存储电路设计 | 第36页 |
| 3.5 本章小结 | 第36-38页 |
| 第四章 RAMP GENERATOR(DAC)设计 | 第38-56页 |
| 4.1 TWO-STEP SSADC中DAC指标分析 | 第38-39页 |
| 4.2 为什么选用CURRENT-STEERING DAC | 第39-40页 |
| 4.3 CURRENT-STEERING DAC设计步骤 | 第40-54页 |
| 4.3.1 编码分段以及电流源面积选取 | 第41-44页 |
| 4.3.2 DAC整体结构 | 第44-46页 |
| 4.3.3 开关及其驱动电路 | 第46页 |
| 4.3.4 校准方案 | 第46-48页 |
| 4.3.5 最小电流及偏置电路设计 | 第48-50页 |
| 4.3.6 电流源阵列输出阻抗及负载电阻设计 | 第50-52页 |
| 4.3.7 版图布局 | 第52-54页 |
| 4.4 仿真 | 第54-55页 |
| 4.5 本章小结 | 第55-56页 |
| 第五章 其它电路模块实现 | 第56-69页 |
| 5.1 电流求和式BANDGAP设计 | 第56-61页 |
| 5.1.1 配及运放失调 | 第56-58页 |
| 5.1.2 噪声计算 | 第58-59页 |
| 5.1.3 启动问题及电阻选取 | 第59页 |
| 5.1.4 仿真 | 第59-61页 |
| 5.2 BUFFER设计 | 第61-64页 |
| 5.2.1 运放结构选择 | 第61-62页 |
| 5.2.2 HYBRID补偿高速运放稳定性及建立时间分析 | 第62-63页 |
| 5.2.3 仿真 | 第63-64页 |
| 5.3 比较器设计 | 第64-68页 |
| 5.3.1 适用于SSADC比较器结构选取 | 第64-66页 |
| 5.3.2 设计 | 第66-67页 |
| 5.3.3 仿真 | 第67-68页 |
| 5.4 本章小结 | 第68-69页 |
| 第六章 系统仿真及版图布局 | 第69-77页 |
| 6.1 静态特性分析 | 第69-73页 |
| 6.2 动态性能分析 | 第73-75页 |
| 6.3 版图布局 | 第75-77页 |
| 第七章 总结与展望 | 第77-78页 |
| 7.1 工作总结 | 第77页 |
| 7.2 工作展望 | 第77-78页 |
| 附录 | 第78-83页 |
| 参考文献 | 第83-89页 |
| 致谢 | 第89-90页 |
