多通道数据采集验证系统硬件研发
| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 1 绪论 | 第10-16页 |
| 1.1 课题的背景和意义 | 第10页 |
| 1.2 相关研究概述 | 第10-14页 |
| 1.2.1 数据采集系统国内外发展现状 | 第10-12页 |
| 1.2.2 FPGA技术概述 | 第12-13页 |
| 1.2.3 ATM网络协议介绍 | 第13-14页 |
| 1.3 课题研究内容和文章组织结构 | 第14-16页 |
| 1.3.1 课题研究内容 | 第14页 |
| 1.3.2 文章组织结构 | 第14-16页 |
| 2 系统总体架构 | 第16-27页 |
| 2.1 系统需求分析 | 第17-19页 |
| 2.2 系统整体方案设计 | 第19-26页 |
| 2.2.1 主要芯片选型 | 第19-22页 |
| 2.2.2 硬件架构 | 第22-23页 |
| 2.2.3 软件架构 | 第23-26页 |
| 2.3 本章小结 | 第26-27页 |
| 3 子系统硬件详细设计 | 第27-48页 |
| 3.1 BF533处理器周边电路设计 | 第27-32页 |
| 3.1.1 处理器相关设计 | 第28-29页 |
| 3.1.2 FLASH芯片交互接口 | 第29-30页 |
| 3.1.3 串并转换FPGA交互接口 | 第30-31页 |
| 3.1.4 ATM网络桥接FPGA交互接口 | 第31页 |
| 3.1.5 电压调整电路设计 | 第31-32页 |
| 3.2 信号调理和模数转换电路设计 | 第32-35页 |
| 3.2.1 信号调理电路设计 | 第32-33页 |
| 3.2.2 模数转换电路设计 | 第33-34页 |
| 3.2.3 同步时钟电路设计 | 第34-35页 |
| 3.3 ATM网络电路设计 | 第35-37页 |
| 3.3.1 物理芯片配置电路 | 第35页 |
| 3.3.2 物理芯片与FPGA的连接 | 第35-37页 |
| 3.3.3 物理芯片外围电路 | 第37页 |
| 3.4 电源模块设计 | 第37-42页 |
| 3.4.1 模拟电源设计 | 第37-39页 |
| 3.4.2 数字电源设计 | 第39-42页 |
| 3.5 子系统硬件实现 | 第42-46页 |
| 3.5.1 开发环境 | 第42-43页 |
| 3.5.2 PCB布局布线 | 第43-46页 |
| 3.5.3 子系统PCB设计结果 | 第46页 |
| 3.6 本章小结 | 第46-48页 |
| 4 FPGA详细设计 | 第48-63页 |
| 4.1 串并转换FPGA设计 | 第48-54页 |
| 4.1.1 数据管理模块 | 第48-51页 |
| 4.1.2 时钟管理模块 | 第51-52页 |
| 4.1.3 顶层功能模块 | 第52-53页 |
| 4.1.4 仿真结果 | 第53-54页 |
| 4.2 ATM网络桥接FPGA设计 | 第54-62页 |
| 4.2.1 UTOPIA收发控制模块 | 第54-57页 |
| 4.2.2 VCI逻辑判断模块 | 第57-58页 |
| 4.2.3 数据回环模块 | 第58页 |
| 4.2.4 处理器交互模块 | 第58-61页 |
| 4.2.5 复位管理模块 | 第61页 |
| 4.2.6 仿真结果 | 第61-62页 |
| 4.3 本章小结 | 第62-63页 |
| 5 系统测试 | 第63-76页 |
| 5.1 上电前测试 | 第64-65页 |
| 5.2 电源和时钟测试 | 第65-68页 |
| 5.2.1 电源测试 | 第65-67页 |
| 5.2.2 时钟测试 | 第67-68页 |
| 5.3 系统功能测试 | 第68-71页 |
| 5.3.1 系统ATM网络调试 | 第69-70页 |
| 5.3.2 64路信号采样测试 | 第70-71页 |
| 5.4 系统性能测试 | 第71-75页 |
| 5.4.1 幅度一致性测试 | 第71-72页 |
| 5.4.2 相位一致性测试 | 第72-73页 |
| 5.4.3 短路噪声测试 | 第73-74页 |
| 5.4.4 系统功耗测试 | 第74-75页 |
| 5.5 本章小结 | 第75-76页 |
| 6 总结与展望 | 第76-78页 |
| 6.1 总结 | 第76页 |
| 6.2 展望 | 第76-78页 |
| 参考文献 | 第78-82页 |
| 作者简历 | 第82页 |
