面向信号模拟的实时数据采集与块数据传输技术研究
| 致谢 | 第4-5页 |
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 1 绪论 | 第14-17页 |
| 1.1 研究背景 | 第14页 |
| 1.2 国内外研究现状 | 第14-15页 |
| 1.3 本文主要内容 | 第15-17页 |
| 2 相关技术研究 | 第17-23页 |
| 2.1 FPGA概述 | 第17-18页 |
| 2.1.1. 可编程逻辑器件的发展 | 第17页 |
| 2.1.2. FPGA的组成结构 | 第17-18页 |
| 2.2 RocketIO技术研究 | 第18-23页 |
| 2.2.1. RocketIO的时钟控制 | 第19-20页 |
| 2.2.2. RocketIO收发器结构 | 第20-23页 |
| 3 硬件平台设计 | 第23-38页 |
| 3.1 功能概述 | 第23页 |
| 3.2 实时数据采集和块数据传输系统总体结构 | 第23-24页 |
| 3.3 硬件总体方案设计 | 第24-25页 |
| 3.4 FPGA应用及外围接口的设计 | 第25-34页 |
| 3.4.1. 时钟接口设计 | 第25页 |
| 3.4.2. 存储接口设计 | 第25-26页 |
| 3.4.3. DDR电路接口设计 | 第26-27页 |
| 3.4.4. Flash电路接口设计 | 第27页 |
| 3.4.5. FPGA的启动配置 | 第27-29页 |
| 3.4.6. PCIE接口设计 | 第29-31页 |
| 3.4.7. 光口设计 | 第31-33页 |
| 3.4.8. AD电路设计 | 第33-34页 |
| 3.5 功耗估计 | 第34-36页 |
| 3.5.1. FPGA功耗估计 | 第34-35页 |
| 3.5.2. 板子其他资源功耗估计 | 第35-36页 |
| 3.5.3. 整体功耗估计 | 第36页 |
| 3.6 电源设计 | 第36-37页 |
| 3.7 本章小结 | 第37-38页 |
| 4 数据采集模块 | 第38-49页 |
| 4.1 ADC控制设计 | 第38-41页 |
| 4.1.1. SPI控制模块 | 第39-40页 |
| 4.1.2. ADC工作模式 | 第40-41页 |
| 4.2 IDELAY控制 | 第41-44页 |
| 4.2.1. IDELAY模块说明 | 第41-43页 |
| 4.2.2. 延迟校准算法 | 第43-44页 |
| 4.3 下变频模块设计 | 第44-48页 |
| 4.3.1. NCO的设计 | 第44-45页 |
| 4.3.2. 混频器的设计 | 第45-46页 |
| 4.3.3. 低通滤波器的设计 | 第46-48页 |
| 4.4. 本章小结 | 第48-49页 |
| 5 实时块数据传输系统 | 第49-71页 |
| 5.1 接收数据格式说明 | 第49-51页 |
| 5.2 控制表格式说明 | 第51-52页 |
| 5.3 发送数据格式说明 | 第52-53页 |
| 5.4 实时块数据传输系统硬件框架说明 | 第53页 |
| 5.5 实时块数据传输系统的软件流程图 | 第53-54页 |
| 5.6 数据接收模块 | 第54-56页 |
| 5.6.1. 数据分发同步模块 | 第54-55页 |
| 5.6.2. RocketIO延时测量模块 | 第55-56页 |
| 5.7 数据分类存储模块 | 第56-62页 |
| 5.7.1. 数据分类模块 | 第57页 |
| 5.7.2. DDR缓存模块 | 第57-58页 |
| 5.7.3. DDR写模块 | 第58-59页 |
| 5.7.4 DDR读模块 | 第59-60页 |
| 5.7.5. 数据截取模块 | 第60-62页 |
| 5.7.6. 参数存储模块 | 第62页 |
| 5.8 数据计算模块 | 第62-65页 |
| 5.8.1. 计算算法 | 第62-63页 |
| 5.8.2. 改进的计算算法 | 第63页 |
| 5.8.3. 数据计算控制模块 | 第63-64页 |
| 5.8.4. 计算单元 | 第64-65页 |
| 5.9 数据的分包和组包 | 第65-68页 |
| 5.9.1. 数据分包模块 | 第66页 |
| 5.9.2. 数据组包模块 | 第66-68页 |
| 5.10 数据发送模块 | 第68-69页 |
| 5.11 发数的同步机制 | 第69-70页 |
| 5.12 本章小结 | 第70-71页 |
| 6 实验结果测试与分析 | 第71-81页 |
| 6.1 硬件平台测试 | 第71-73页 |
| 6.1.1. 电源测试 | 第71-72页 |
| 6.1.2. FPGA连接测试 | 第72页 |
| 6.1.3. DDR启动测试 | 第72-73页 |
| 6.2 数据采集及下变频模块的测试结果 | 第73-75页 |
| 6.2.1. ADC芯片采样测试 | 第73-75页 |
| 6.2.2.下变频程序测试 | 第75页 |
| 6.3 实时块数据传输系统功能测试 | 第75-80页 |
| 6.3.1. 接收数据及延时分发模块 | 第76页 |
| 6.3.2. 数据截取模块 | 第76-77页 |
| 6.3.3. 参数存储模块 | 第77页 |
| 6.3.4. 计算模块 | 第77-78页 |
| 6.3.5. 数据分包模块 | 第78页 |
| 6.3.6. 数据组包模块 | 第78页 |
| 6.3.7. 实时块数据传输系统数据发送速率统计 | 第78-79页 |
| 6.3.8. 实时块数据传输系统延时测试 | 第79-80页 |
| 6.4 本章小结 | 第80-81页 |
| 7 总结与展望 | 第81-83页 |
| 7.1 总结 | 第81页 |
| 7.2 展望 | 第81-83页 |
| 参考文献 | 第83-85页 |
| 作者简历 | 第85页 |
