ASIC后端设计中的时钟树综合优化研究
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-12页 |
| 1.1 课题背景介绍 | 第8页 |
| 1.2 ASIC后端发展现状及P&R工具 | 第8-10页 |
| 1.3 课题来源 | 第10-11页 |
| 1.4 论文内容及架构 | 第11-12页 |
| 第2章 后端设计流程 | 第12-29页 |
| 2.1 导入设计 | 第12-14页 |
| 2.2 全局规划 | 第14-16页 |
| 2.3 电源规划 | 第16-18页 |
| 2.4 放置标准单元 | 第18-21页 |
| 2.5 时钟树综合优化 | 第21-22页 |
| 2.6 布线 | 第22-24页 |
| 2.7 ECO优化 | 第24页 |
| 2.8 填充单元和金属 | 第24-26页 |
| 2.9 验证 | 第26-28页 |
| 2.10 本章小结 | 第28-29页 |
| 第3章 时钟基本概念和网络类型 | 第29-41页 |
| 3.1 时钟基本概念 | 第29-36页 |
| 3.1.1 时钟延时和时钟过渡时间 | 第29-30页 |
| 3.1.2 时钟不确定性 | 第30-32页 |
| 3.1.3 时序路径的时序计算 | 第32-34页 |
| 3.1.4 时序路径分类 | 第34-35页 |
| 3.1.5 特殊路径 | 第35-36页 |
| 3.2 时钟网络类型 | 第36-38页 |
| 3.3 低功耗时钟设计 | 第38-40页 |
| 3.4 本章小结 | 第40-41页 |
| 第4章 时钟树综合 | 第41-55页 |
| 4.1 时钟树综合文件构成 | 第41-46页 |
| 4.2 ADP32芯片的时钟结构 | 第46-47页 |
| 4.3 时钟树综合策略 | 第47-53页 |
| 4.3.1 产生时钟设置 | 第47-48页 |
| 4.3.2 伪路径设置 | 第48页 |
| 4.3.3 缓冲器范围删选 | 第48-51页 |
| 4.3.4 全局排除端口和叶单元组设置 | 第51-53页 |
| 4.3.6 时钟树综合的其它配置 | 第53页 |
| 4.4 本章小结 | 第53-55页 |
| 第5章 时钟树优化 | 第55-58页 |
| 5.1 时钟树优化策略 | 第55-56页 |
| 5.2 芯片版图 | 第56-57页 |
| 5.3 本章小结 | 第57-58页 |
| 总结与展望 | 第58-60页 |
| 参考文献 | 第60-62页 |
| 致谢 | 第62-63页 |
| 附录A 编写I/O文件的TCL脚本 | 第63-66页 |
| 附录B ADP32芯片中的时钟树综合文件 | 第66-72页 |
| 个人简历 | 第72-73页 |
| 攻读硕士学位期间已公开发表论文 | 第73页 |
