| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 图录 | 第9-10页 |
| 表录 | 第10-11页 |
| 第一章 绪论 | 第11-15页 |
| 1.1 研究背景 | 第11-13页 |
| 1.2 研究现状与研究意义 | 第13-14页 |
| 1.3 本文的研究内容和结构 | 第14-15页 |
| 第二章 深亚微米集成电路物理设计 | 第15-29页 |
| 2.1 数字集成电路设计流程 | 第15-18页 |
| 2.2 后端物理设计流程 | 第18-26页 |
| 2.2.1 数据准备和导入 | 第19页 |
| 2.2.2 整体布局规划 | 第19-20页 |
| 2.2.3 电源规划 | 第20-21页 |
| 2.2.4 单元布局 | 第21-22页 |
| 2.2.5 时钟树综合 | 第22-24页 |
| 2.2.6 互连布线 | 第24页 |
| 2.2.7 寄生参数提取 | 第24页 |
| 2.2.8 静态时序分析 | 第24-26页 |
| 2.3 深亚微米物理设计面临的挑战 | 第26-28页 |
| 2.3.1 互连延迟 | 第26-27页 |
| 2.3.2 信号完整性 | 第27页 |
| 2.3.3 片上偏差 | 第27-28页 |
| 2.3.4 低功耗设计 | 第28页 |
| 2.4 本章小结 | 第28-29页 |
| 第三章 物理设计的均衡优化 | 第29-36页 |
| 3.1 约束指标分析 | 第29-33页 |
| 3.1.1 成本方面 | 第29-31页 |
| 3.1.2 性能方面 | 第31-32页 |
| 3.1.3 其它方面 | 第32-33页 |
| 3.2 均衡优化策略 | 第33-35页 |
| 3.3 本章小结 | 第35-36页 |
| 第四章 一款电能计量芯片的物理设计优化 | 第36-65页 |
| 4.1 基于 SoC Encounter 的设计流程 | 第36-37页 |
| 4.2 初始数据检查处理 | 第37页 |
| 4.3 布局阶段的优化 | 第37-48页 |
| 4.3.1 布局方案 | 第37-41页 |
| 4.3.2 电源网络规划 | 第41-42页 |
| 4.3.3 单元布局优化 | 第42-44页 |
| 4.3.4 硬核连线优化 | 第44-45页 |
| 4.3.5 局部优化 | 第45-46页 |
| 4.3.6 参数化布局调整 | 第46-48页 |
| 4.4 时钟树综合阶段的优化 | 第48-56页 |
| 4.4.1 驱动器件类型 | 第48-50页 |
| 4.4.2 驱动器件强度 | 第50-53页 |
| 4.4.3 手动优化 | 第53-54页 |
| 4.4.4 时钟布线优化 | 第54-56页 |
| 4.5 布线阶段优化 | 第56-64页 |
| 4.5.1 设置布线权重 | 第56-57页 |
| 4.5.2 信号完整性 | 第57-60页 |
| 4.5.3 时序余量 | 第60-61页 |
| 4.5.4 天线效应 | 第61-63页 |
| 4.5.5 可制造性优化 | 第63-64页 |
| 4.6 本章小结 | 第64-65页 |
| 第五章 总结 | 第65-67页 |
| 5.1 主要工作与创新点 | 第65-66页 |
| 5.2 后续研究工作 | 第66-67页 |
| 参考文献 | 第67-69页 |
| 致谢 | 第69-70页 |
| 攻读硕士学位期间已发表或录用的论文 | 第70-71页 |
| 附件 | 第71页 |