高速SerDes接口芯片中抖动仿真技术的研究
摘要 | 第5-6页 |
ABSTRACT | 第6页 |
第一章 绪论 | 第10-13页 |
1.1 本课题的背景及研究意义 | 第10页 |
1.2 国内外研究现状 | 第10-11页 |
1.3 本论文的主要工作及目标 | 第11-13页 |
第二章 SerDes系统 | 第13-27页 |
2.1 SerDes简介 | 第13-14页 |
2.1.1 SerDes系统结构 | 第13-14页 |
2.1.2 SerDes系统评价体系 | 第14页 |
2.2 SerDes架构 | 第14-18页 |
2.2.1 并行时钟SerDes | 第14-15页 |
2.2.2 时钟位嵌入式SerDes | 第15-16页 |
2.2.3 8b/10b SerDes架构 | 第16-17页 |
2.2.4 FPGA连接的Ser Des | 第17页 |
2.2.5 总体比较 | 第17-18页 |
2.3 本课题研究基于的SerDes芯片 | 第18-26页 |
2.3.1 MYCHIP的结构及功能 | 第18-20页 |
2.3.2 VML驱动器 | 第20-22页 |
2.3.3 信号丢失检测电路LOS | 第22-23页 |
2.3.4 8b/10b编码与comma检测电路 | 第23-24页 |
2.3.5 MYCHIP中的可测性设计 | 第24-26页 |
2.4 小结 | 第26-27页 |
第三章 SerDes系统中的抖动模型研究 | 第27-42页 |
3.1 抖动综述 | 第27-30页 |
3.1.1 抖动的分离 | 第27-28页 |
3.1.2 眼图 | 第28-30页 |
3.2 SerDes系统中的抖动分析与建模 | 第30-34页 |
3.2.1 SerDes系统中的抖动来源分析 | 第30-31页 |
3.2.2 输入信号上的抖动建模 | 第31页 |
3.2.3 传输线建模 | 第31-33页 |
3.2.4 封装模型 | 第33-34页 |
3.3 SerDes接口芯片抖动仿真 | 第34-41页 |
3.3.1 发送器和接收器联合仿真 | 第34-38页 |
3.3.2 单独仿真接收端 | 第38-41页 |
3.4 小结 | 第41-42页 |
第四章 SerDes系统中的时钟数据恢复电路 | 第42-65页 |
4.1 CDR的基本原理 | 第42-43页 |
4.2 SerDes系统中CDR电路的结构 | 第43-57页 |
4.2.1 信号采样器 | 第44-45页 |
4.2.2 相位检测器 | 第45-50页 |
4.2.3 相位插值器 | 第50-54页 |
4.2.4 锁相环 | 第54-57页 |
4.3 SerDes系统中CDR电路的仿真 | 第57-64页 |
4.3.1 CDR电路总体仿真结果 | 第57-60页 |
4.3.2 信号采样电路仿真结果 | 第60页 |
4.3.3 锁相环仿真结果 | 第60-62页 |
4.3.4 CDR电路的抖动容限仿真 | 第62-64页 |
4.4 小结 | 第64-65页 |
第五章 SerDes系统中的信号均衡电路 | 第65-78页 |
5.1 均衡技术简介 | 第65-67页 |
5.1.1 信号均衡技术的设计初衷及研究范围 | 第65-66页 |
5.1.2 信号均衡电路的分类 | 第66-67页 |
5.2 预加重电路 | 第67-77页 |
5.2.1 预加重模块 | 第69-73页 |
5.2.2 预加重控制信号产生电路 | 第73-75页 |
5.2.3 辅助预加重电路 | 第75-77页 |
5.3 小结 | 第77-78页 |
第六章 后端设计及测试 | 第78-89页 |
6.1 后端设计 | 第78-85页 |
6.1.1 后端设计中的考虑因素 | 第78-81页 |
6.1.2 SerDes芯片版图设计中噪声的考虑 | 第81-83页 |
6.1.3 SerDes芯片的版图实现及规则检查 | 第83-85页 |
6.2 测试 | 第85-88页 |
6.2.1 测试方案 | 第85-87页 |
6.2.2 测试结果 | 第87-88页 |
6.3 小结 | 第88-89页 |
第七章 总结与展望 | 第89-91页 |
7.1 总结 | 第89页 |
7.2 展望 | 第89-91页 |
致谢 | 第91-92页 |
参考文献 | 第92-94页 |
攻读硕士期间取得的研究成果 | 第94-95页 |