| 摘要 | 第1-6页 |
| ABSTRACT | 第6-11页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| ·专用集成电路后端设计的发展背景及国内外现状 | 第16-18页 |
| ·课题背景及来源 | 第18页 |
| ·章节安排 | 第18-20页 |
| 第二章 集成电路的设计方法及仿真工具 | 第20-26页 |
| ·设计学方法 | 第20-23页 |
| ·展平式物理设计 | 第20-21页 |
| ·硅虚拟原型设计 | 第21-22页 |
| ·层次化物理设计 | 第22-23页 |
| ·应用SoC Encounter工具进行后端设计的流程简介 | 第23-24页 |
| ·数字集成电路的设计收敛 | 第24-25页 |
| ·本章小结 | 第25-26页 |
| 第三章 布图规划和布局方案及芯片布局实现 | 第26-42页 |
| ·设计所需文件 | 第26-30页 |
| ·物理库文件概述及芯片的LEF文件 | 第26-27页 |
| ·时序库文件概述 | 第27-28页 |
| ·设计约束文件概述及芯片的约束文件 | 第28-29页 |
| ·网表文件概述及芯片的网表文件 | 第29-30页 |
| ·布图规划概述 | 第30-35页 |
| ·布图规划的主要内容和目标 | 第30页 |
| ·I/O接口单元的放置与供电 | 第30-32页 |
| ·布图规划方案 | 第32-33页 |
| ·模块布放与布线通道 | 第33-34页 |
| ·芯片布图规划的实现 | 第34-35页 |
| ·电源规划原理及设计规划方案 | 第35-38页 |
| ·电源网络设计 | 第35-37页 |
| ·数字与模拟混合供电 | 第37页 |
| ·芯片电源规划的实现 | 第37-38页 |
| ·布局概述及芯片布局的实现方案 | 第38-40页 |
| ·布局目标预估 | 第38-39页 |
| ·特殊逻辑单元的布局 | 第39页 |
| ·标准单元布局优化算法 | 第39-40页 |
| ·芯片的布局实现结果 | 第40页 |
| ·本章小结 | 第40-42页 |
| 第四章 时钟信号理论及时钟树综合 | 第42-58页 |
| ·时钟信号概述 | 第42-45页 |
| ·系统时钟和时钟信号的生成 | 第42-43页 |
| ·时钟信号的定义 | 第43-44页 |
| ·时钟信号的延滞 | 第44页 |
| ·时钟信号抖动和偏差 | 第44-45页 |
| ·时钟树综合理论简介 | 第45-48页 |
| ·标准设计约束文件 | 第45-46页 |
| ·时钟树结构 | 第46-47页 |
| ·时钟树综合 | 第47-48页 |
| ·时钟树综合策略 | 第48-50页 |
| ·自我交叉 | 第48-49页 |
| ·相互交叉时钟 | 第49页 |
| ·有用偏差 | 第49-50页 |
| ·对时钟插入多驱动的缓冲器 | 第50页 |
| ·芯片时钟树综合的实现方法 | 第50-56页 |
| ·CTS的信号说明 | 第51-52页 |
| ·时钟树约束文件和芯片的时钟树综合报告 | 第52-56页 |
| ·本章小结 | 第56-58页 |
| 第五章 布线理论及芯片的布线 | 第58-68页 |
| ·布线理论介绍 | 第58-60页 |
| ·全局布线 | 第58-59页 |
| ·详细布线 | 第59页 |
| ·其他特殊布线 | 第59-60页 |
| ·天线效应 | 第60-63页 |
| ·天线效应产生及解决 | 第60-62页 |
| ·修复芯片的天线效应 | 第62-63页 |
| ·串扰在布线中的预防和修复 | 第63-65页 |
| ·串扰的产生 | 第63-64页 |
| ·串扰的危害 | 第64页 |
| ·串扰的预防与修复 | 第64-65页 |
| ·芯片的布线实现 | 第65页 |
| ·本章小结 | 第65-68页 |
| 第六章 静态时序分析以及物理验证 | 第68-84页 |
| ·静态时序分析 | 第68-75页 |
| ·静态时序分析的理论介绍 | 第68-71页 |
| ·解决时序违例的方案 | 第71-72页 |
| ·芯片的静态时序分析结果 | 第72-75页 |
| ·验证及芯片的最终实现结果 | 第75-83页 |
| ·时序验证 | 第75-79页 |
| ·物理验证与芯片组装 | 第79-81页 |
| ·芯片物理验证及实现结果 | 第81-83页 |
| ·本章小结 | 第83-84页 |
| 第七章 总结 | 第84-86页 |
| 参考文献 | 第86-88页 |
| 致谢 | 第88-90页 |
| 作者简介 | 第90-91页 |