| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-16页 |
| 1.1 锁相环技术的历史、发展和应用 | 第11-12页 |
| 1.2 本文的选题来源、需求背景和应用价值 | 第12-13页 |
| 1.2.1 选题来源 | 第12-13页 |
| 1.2.2 选题需求背景 | 第13页 |
| 1.2.3 选题应用价值 | 第13页 |
| 1.3 本论文的主要工作 | 第13-14页 |
| 1.4 本论文的结构安排 | 第14-16页 |
| 第二章 具有小数分频功能的锁相环的电路设计 | 第16-42页 |
| 2.1 模拟PLL锁相环的基本构造和工作原理 | 第16-17页 |
| 2.2 小数分频的锁相环的电路设计 | 第17-36页 |
| 2.2.1 锁相环电路的结构设计、端口定义和规格参数的制定 | 第17-20页 |
| 2.2.2 锁相环电路的模拟顶层的搭建与设计 | 第20-21页 |
| 2.2.3 锁相环电路的模拟电路模块的设计 | 第21-35页 |
| 2.2.3.1 器件的工艺兼容性的设计要求 | 第21-22页 |
| 2.2.3.2 鉴相器（PFD）的设计 | 第22-24页 |
| 2.2.3.3 电荷泵(CP)的设计 | 第24-25页 |
| 2.2.3.4 环路低通滤波器（LPF）的设计 | 第25-27页 |
| 2.2.3.5 压控振荡器（VCO）的设计 | 第27-32页 |
| 2.2.3.6 偏置基准模块（BIAS）的设计 | 第32-33页 |
| 2.2.3.7 与数字电路相关模块的设计 | 第33-35页 |
| 2.2.4 数字小数分频器的设计 | 第35-36页 |
| 2.3 电路的顶层仿真验证结果 | 第36-39页 |
| 2.4 测试芯片TESTCHIP的电路设计 | 第39-40页 |
| 2.5 本章小结 | 第40-42页 |
| 第三章 锁相环的电路的版图设计 | 第42-62页 |
| 3.1 版图的工作环境搭建和工艺兼容性设计 | 第42-46页 |
| 3.1.1 PKD环境的搭建 | 第42页 |
| 3.1.2 TECHFILE和MAP文件的编写 | 第42-44页 |
| 3.1.3 PCELL的设计 | 第44-45页 |
| 3.1.4 版图的各类最小尺寸的确定 | 第45-46页 |
| 3.2 锁相环电路的版图设计 | 第46-57页 |
| 3.2.0 版图的顶层布局 | 第46-47页 |
| 3.2.1 各个模拟模块的版图设计 | 第47-53页 |
| 3.2.1.1 鉴相器（PFD）的版图设计 | 第47-48页 |
| 3.2.1.2 电荷泵(CP)的版图设计 | 第48-49页 |
| 3.2.1.3 环路低通滤波器（LPF）的版图设计 | 第49-50页 |
| 3.2.1.4 压控振荡器（VCO）的版图设计 | 第50-51页 |
| 3.2.1.5 偏置基准模块（BIAS）的版图设计 | 第51页 |
| 3.2.1.6 与数字电路相关模块的设计 | 第51-53页 |
| 3.2.2 小数分频器的数字后端设计 | 第53页 |
| 3.2.3 版图的顶层连线的绘制 | 第53-56页 |
| 3.2.4 版图的DRC和LVS验证结果 | 第56-57页 |
| 3.3 电路的寄生参数的提取和后仿真结果 | 第57-59页 |
| 3.3.1 电路的寄生参数的PEX提取 | 第57-58页 |
| 3.3.2 电路的后仿真结果 | 第58-59页 |
| 3.4 测试芯片TESTCHIP的版图设计 | 第59-61页 |
| 3.5 本章小结 | 第61-62页 |
| 第四章 锁相环电路的测试与结果分析 | 第62-84页 |
| 4.1 测试项目 | 第64-65页 |
| 4.2 180nm工艺的芯片测试 | 第65-74页 |
| 4.2.1 180nm工艺芯片的功耗测试 | 第65-66页 |
| 4.2.2 180nm工艺芯片的电压组合测试 | 第66页 |
| 4.2.5 180nm工艺芯片的多片测试 | 第66-67页 |
| 4.2.6 180nm工艺芯片的时钟抖动测试 | 第67-69页 |
| 4.2.6.1 180nm芯片小数分频开启的时钟抖动测试 | 第67-69页 |
| 4.2.6.2 180nm芯片小数分频关闭的时钟抖动测试 | 第69页 |
| 4.2.7 180nm工艺芯片的高低温测试 | 第69-70页 |
| 4.2.8 180nm工艺芯片的锁定范围测试 | 第70-74页 |
| 4.2.9 180nm工艺芯片的测试结果和结论 | 第74页 |
| 4.3 160nm工艺的芯片测试 | 第74-83页 |
| 4.3.1 160nm工艺芯片的功耗测试 | 第74-75页 |
| 4.3.2 160nm工艺芯片的电压组合测试 | 第75页 |
| 4.3.5 160nm工艺芯片的多片测试 | 第75-76页 |
| 4.3.6 160nm工艺芯片的时钟抖动测试 | 第76-78页 |
| 4.3.6.1 160nm芯片小数分频开启的时钟抖动测试 | 第76-77页 |
| 4.3.6.2 160nm芯片小数分频关闭的时钟抖动测试 | 第77-78页 |
| 4.3.7 160nm工艺芯片的高低温测试 | 第78页 |
| 4.3.8 160nm工艺芯片的锁定范围测试 | 第78-82页 |
| 4.3.9 160nm工艺芯片的测试结果和结论 | 第82-83页 |
| 4.4 本章小结 | 第83-84页 |
| 第五章 结论 | 第84-86页 |
| 5.1 本文的主要贡献 | 第84-85页 |
| 5.2 下一步工作的展望 | 第85-86页 |
| 致谢 | 第86-87页 |
| 参考文献 | 第87-89页 |
