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基于40纳米工艺的存储单元控制器的设计与实现

摘要第1-6页
Abstract第6-7页
目录第7-10页
第一章 绪论第10-16页
   ·课题研究背景第10-14页
     ·网络处理器的发展现状第10-11页
     ·40 纳米工艺的优势及其设计难点第11-14页
   ·课题研究内容第14-16页
第二章 多核多线程网络处理器的整体结构第16-24页
   ·XDNP 网络处理器的架构第16-19页
     ·类 ARM 核第17页
     ·数据包处理器微引擎(ME)第17页
     ·FBI 单元第17页
     ·SRAM 控制器第17-18页
     ·SDRAM 控制器第18-19页
   ·SRAM 与 SDRAM 的在数据转发过程的协作第19-23页
     ·XDNP 网络处理器数据流通路第19-20页
     ·多核共享存储与邮箱第20-21页
     ·基于链表的分层数据存储结构第21-23页
   ·本章小节第23-24页
第三章 SRAM、SDRAM 控制器的设计与逻辑综合第24-46页
   ·SRAM 控制器设计的关键技术第24-30页
     ·推拉(Push/Pop)寄存器实现缓存的分配第25-26页
     ·Lock CAM 实现线程间的互斥第26-27页
     ·SRAM 控制器单元的仲裁第27-29页
     ·SRAM 控制器仲裁状态机的设计第29-30页
   ·SDRAM 控制器设计的关键技术第30-35页
     ·SDRAM 控制器状态机的设计第30-32页
     ·SDRAM 控制器的自动刷新第32页
     ·读/写操作状态机的设计第32-33页
     ·SDRAM 控制器的仲裁器设计第33-35页
   ·存储单元控制器的逻辑综合第35-41页
     ·控制器的逻辑综合第36-38页
     ·综合结果分析第38-41页
   ·形式验证、Spyglass 与 ZIC 检查第41-44页
     ·形式验证第41页
     ·Spyglass 检查第41-43页
     ·ZIC 检查第43-44页
   ·本章小结第44-46页
第四章 XDNP 存储单元控制器的物理实现第46-70页
   ·布图规化(floorplan)第47-49页
   ·电源规化(power)第49-52页
     ·减小串扰、噪声设计与防闩锁效应设计第49-51页
     ·电源网络构建第51-52页
   ·标准单元布局(place)第52-59页
     ·布局前网表潜在问题修复第52-54页
     ·布局前的优化设置第54页
     ·自动布局优化第54-55页
     ·手动诱导布局优化第55页
     ·布局优化过程中解决的问题第55-59页
   ·时钟树综合(CTS)第59-63页
     ·优化时钟树综合设置第59-60页
     ·H-Clock 时钟树第60-61页
     ·时钟树综合结果分析第61-63页
   ·布线(route)第63-67页
     ·时钟树网络布线第64页
     ·数据信号布线第64-66页
     ·布线优化第66-67页
   ·本章小结第67-70页
第五章 静态时序分析、可制造性设计与验证第70-90页
   ·布线后参数提取第70-71页
   ·静态时序分析第71-77页
     ·时序约束文件的修改第71-73页
     ·时序违规的修复方法第73-77页
   ·可制造性设计第77-84页
     ·去除短路、开路危险与通孔优化第77-78页
     ·修复天线效应违规第78-80页
     ·信号完整性与平衡版图密度设计第80-84页
   ·形式验证与 Spyglass 检查第84-85页
     ·形式验证第84页
     ·Spyglass 检查第84-85页
   ·物理验证(DRC 与 LVS)第85-87页
     ·设计规则检查(DRC)第85-86页
     ·版图与电路图的核对检查(LVS)第86-87页
   ·动态验证第87-88页
   ·本章小结第88-90页
第六章 结束语第90-92页
   ·论文总结第90-91页
   ·技术展望第91-92页
致谢第92-93页
参考文献第93-96页
研究成果第96-97页

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