| 1 绪论 | 第1-11页 |
| 1．1 课题的提出及研究意义 | 第7-9页 |
| 1．2 课题的主要工作 | 第9页 |
| 1．3 论文的结构 | 第9-11页 |
| 2．集成电路测试概述 | 第11-18页 |
| 2．1 集成电路测试流程 | 第11-12页 |
| 2．2 可测性设计方法 | 第12-16页 |
| 2．2．1 Ad-Hoc可测性设计技术 | 第13-15页 |
| 2．2．2 扫描可测性设计 | 第15-16页 |
| 2．2．3 内建自测试(BIST) | 第16页 |
| 2．3 测试的相关标准 | 第16-18页 |
| 3．边界扫描测试及IEEE1149.1标准 | 第18-33页 |
| 3．1 边界扫描测试概述 | 第18-19页 |
| 3．2 测试接口和边界扫描测试结构 | 第19-28页 |
| 3．2．1 TAP控制器 | 第21-24页 |
| 3．2．2 指令寄存器(IR) | 第24-26页 |
| 3．2．3 测试数据寄存器 | 第26-28页 |
| 3．3 测试指令 | 第28-33页 |
| 3．3．1 旁路指令(Bypass) | 第29页 |
| 3．3．2 采样／预装指令(Sample/Preload) | 第29-30页 |
| 3．3．3 外部测试指令(Extest) | 第30页 |
| 3．3．4 内部测试指令(Intest) | 第30-31页 |
| 3．3．5 运行自测试指令(RunBIST) | 第31页 |
| 3．3．6 取器件标志指令(Idcode) | 第31-32页 |
| 3．3．7 用户代码指令(UserCode) | 第32-33页 |
| 4．嵌入式核测试及IEEE P1500标准 | 第33-46页 |
| 4．1 嵌入式核测试概述 | 第33-36页 |
| 4．2 测试接口和嵌入式核测试体系结构 | 第36-44页 |
| 4．2．1 嵌入式核测试外壳(Core Test Wrapper) | 第38-43页 |
| 4．2．2 测试访问机制(TAM) | 第43页 |
| 4．2．3 测试控制机制(TCM) | 第43-44页 |
| 4．3 测试指令 | 第44-46页 |
| 5．内建自测试(BIST) | 第46-60页 |
| 5．1 内建自测试(BIST)概述 | 第46-47页 |
| 5．2 内建自测试(BIST)的体系结构 | 第47-54页 |
| 5．2．1 测试序列生成 | 第49-50页 |
| 5．2．2 测试响应分析 | 第50-51页 |
| 5．2．3 线性反馈移位寄存器(LFSR) | 第51-54页 |
| 5．3 内建自测试(BIST)的分类 | 第54-58页 |
| 5．3．1 MEM BIST | 第54-55页 |
| 5．3．2 Logic BIST | 第55-57页 |
| 5．3．3 CORE BIST | 第57-58页 |
| 5．4 内建自测试性能分析 | 第58-60页 |
| 6．基于NoC的测试体系研究 | 第60-79页 |
| 6．1 NoC的体系结构及设计思想 | 第60-65页 |
| 6．1．1 NoC的体系结构 | 第60-63页 |
| 6．1．2 NoC的设计思想 | 第63-65页 |
| 6．2 NoC的测试分析 | 第65-66页 |
| 6．3 NoC的通信结构测试策略 | 第66-70页 |
| 6．3．1 水平方向的路由开关互连测试 | 第67-68页 |
| 6．3．2 垂直方向的路由开关互连测试 | 第68页 |
| 6．3．3 混合方向的互连故障测试 | 第68-70页 |
| 6．4 NoC资源的测试体系结构 | 第70-79页 |
| 6．4．1 层次化的测试结构 | 第72-73页 |
| 6．4．2 层次化测试控制器(HTC) | 第73-76页 |
| 6．4．3 外壳控制接口(WCI) | 第76-77页 |
| 6．4．4 存储器内建自测试接口(MBI) | 第77-79页 |
| 7．结束语 | 第79-81页 |
| 7．1 论文总结 | 第79-80页 |
| 7．2 进一步工作的建议 | 第80-81页 |
| 致谢 | 第81-82页 |
| 参考文献 | 第82-84页 |
| 攻读硕士学位期间参与的科研工作及发表的论文 | 第84-85页 |