| 致谢 | 第1-6页 |
| 摘要 | 第6-8页 |
| Abstract | 第8-17页 |
| 第1章 绪论 | 第17-29页 |
| ·引言 | 第17页 |
| ·论文的背景及意义 | 第17-24页 |
| ·集成电路设计方法的历史回顾 | 第17-20页 |
| ·集成电路的半定制设计 | 第20-22页 |
| ·当今集成电路物理设计中的问题与挑战 | 第22-24页 |
| ·论文的主要工作及创新点 | 第24-26页 |
| ·论文的组织结构 | 第26-29页 |
| 第2章 CK系列自主嵌入式CPU的体系结构与物理设计流程概述 | 第29-41页 |
| ·CPU的微体系结构及功能模块 | 第29-31页 |
| ·CPU的流水级模型 | 第29-30页 |
| ·CPU的功能模块划分及定义 | 第30页 |
| ·CPU功能及微体系结构的特点 | 第30-31页 |
| ·物理设计和验证的流程及方法 | 第31-39页 |
| ·物理设计与验证 | 第31-32页 |
| ·传统物理设计和验证的流程简介 | 第32-37页 |
| ·新型物理设计流程中的关键技术概述 | 第37-39页 |
| ·本章小结 | 第39-41页 |
| 第3章 超深亚微米工艺标准单元的半定制设计方法 | 第41-62页 |
| ·电路结构的划分以及特点 | 第42-44页 |
| ·静态CMOS电路 | 第42-43页 |
| ·动态CMOS电路 | 第43-44页 |
| ·静态互补CMOS逻辑的分析 | 第44-48页 |
| ·PUN与PDN网络的器件选择 | 第44-45页 |
| ·PUN与PDN的对偶特性 | 第45页 |
| ·静态互补CMOS电路的时序特性分析 | 第45-48页 |
| ·可重构标准单元的设计 | 第48-60页 |
| ·可重构标准单元的版图结构 | 第48-51页 |
| ·可重构标准单元的版图设计方法 | 第51-54页 |
| ·标准单元的重构 | 第54-55页 |
| ·标准单元时序信息的快速估算 | 第55-60页 |
| ·本章小结 | 第60-62页 |
| 第4章 SRAM单元半定制设计中的建库技术研究 | 第62-77页 |
| ·SRAM的模块划分及功能 | 第63-65页 |
| ·SRAM单元的时序信息库提取 | 第65-71页 |
| ·测试电路的设计 | 第66页 |
| ·激励波形的设计 | 第66-68页 |
| ·SRAM单元传输延时与输出转换时间的测量 | 第68-69页 |
| ·SRAM单元setup与hold时间的测量 | 第69-71页 |
| ·采样点偏离现象及偏差修正 | 第71-75页 |
| ·采样点偏离现象的分析 | 第71-73页 |
| ·偏差修正 | 第73-75页 |
| ·本章小结 | 第75-77页 |
| 第5章 应用DCCB单元的半定制时钟树结构设计 | 第77-93页 |
| ·现有时钟偏差调整方法分析 | 第77-79页 |
| ·DCCB单元的结构设计与说明 | 第79-84页 |
| ·DCCB结构的分析 | 第79-81页 |
| ·DCCB的性能分析 | 第81-82页 |
| ·DCCB在时钟树生成中的应用 | 第82-84页 |
| ·应用DCCB优化时钟周期 | 第84-89页 |
| ·DCCB传输延时的线性模型 | 第84-87页 |
| ·DCCB调整时钟偏差优化时钟周期的方法 | 第87-88页 |
| ·应用DCCB的设计流程 | 第88-89页 |
| ·实验结果 | 第89-90页 |
| ·本章小结 | 第90-93页 |
| 第6章 基于图论的快速晶体管调整方法 | 第93-111页 |
| ·传统的晶体管调整方法 | 第93-95页 |
| ·快速晶体管调整设计流程 | 第95-109页 |
| ·流程综述 | 第95-96页 |
| ·关键网络图(critical networks graph) | 第96-98页 |
| ·关键网络图的分解 | 第98-101页 |
| ·路径选择 | 第101-102页 |
| ·网表仿真及P/N ratio调整 | 第102-109页 |
| ·验证 | 第109页 |
| ·本章小结 | 第109-111页 |
| 第7章 总结和展望 | 第111-115页 |
| ·论文总结 | 第111-112页 |
| ·展望 | 第112-115页 |
| 参考文献 | 第115-123页 |
| 附录 | 第123-129页 |
| 附录A extractNet函数 | 第123-129页 |
| 攻读学位期间发表的学术论文 | 第129页 |